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100 Gbps wireless - data link layer VHDL implementation

机译：100 Gbps无线-数据链路层VHDL实施

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摘要

In this paper, we describe implementation and hardware used for a wireless 100 Gbps data link layer demonstrator. So fast stream processing requires a highly parallelized approach. The timing requirements of the 100 Gbps networks are so demanding that there is no chance to deal with this task as a single stream in a field programmable gate array (FPGA). Due to this reason, we introduce and validate one of possible architectures that can solve the task. The 100 Gbps implementation is explained in detail, and the most important parameters of the FPGA design are mentioned.
机译：在本文中，我们描述了用于无线100 Gbps数据链路层演示器的实现和硬件。因此，快速流处理需要高度并行化的方法。 100 Gbps网络的时序要求非常苛刻，因此没有机会在现场可编程门阵列（FPGA）中将其作为单个流来处理。由于这个原因，我们介绍并验证了可以解决任务的一种可能的体系结构。详细说明了100 Gbps的实现，并提到了FPGA设计的最重要参数。

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