...
  • 主题
高级搜索  >
历史搜索 清空历史
首页> 外文期刊>Pomiary Automatyka Kontrola >Implementacja w strukturach CPLD/FPGA komparatorów hierarchicznych z wykorzystaniem równoległo-szeregowej metody syntezy
【24h】

Implementacja w strukturach CPLD/FPGA komparatorów hierarchicznych z wykorzystaniem równoległo-szeregowej metody syntezy

机译：使用CPLD / FPGA结构和并行序列综合方法实现分层比较器

获取原文
获取原文并翻译 | 示例
           
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

The paper deals with the problem of a binary comparator synthesis in CPLD/FPGA structures. The comparators were built with the usage of the Verilog language and the Quartus Ⅱ graphics editor. Section 1 describes the notion of a digital comparator, its basic usage and research directions. Section 2 presents the general hierarchical structure of the comparator (Fig. 1). Section 3 describes the parallel-serial method of the comparator synthesis. This method was used in the first level comparator synthesis in hierarchical structures of 128-bit and 256-bit comparators. Section 4 presents the results of experimental research. The comparators were built and tested in the Altera Quartus Ⅱ environment. In the experimental investigations, hierarchical comparators (128-bit and 256-bit) were compared with the comparators (1281pm and 256_lpm) built with the direct usage of the lpm_compare library function of the Quartus Ⅱ package. The research was conducted on two CPLD families (MAX Ⅱ and MAX Ⅴ) and on four FPGA families (Cyclone Ⅲ, Arria Ⅱ GX, Arria Ⅴ GZ and Stratix Ⅲ). Two parameters, the implementation cost and the maximum propagation delay, were compared. For 128-bit comparators, the implementation cost was reduced by 13% and the maximum propagation delay was reduced up to 38% (depending on the family of FPGA structures). For 256-bit comparators, the implementation cost was reduced by 19% and the maximum propagation delay was reduced up to 54% (depending on the family of FPGA structures).%Praca dotyczy syntezy komparatorów binarnych w strukturach CPLD/FPGA. Do budowy komparatorów wykorzystano struktury hierarchiczne i równoległo-szeregowe metody syntezy. Badania eksperymentalne wykonano dla komparatorów 128-bitowych oraz 256-bitowych w środowisku Quartos II firmy Altera. Wybrane parametry porównano z wynikami uzyskanymi za pomocą funkcji lpm_compare. Dla komparatorów 128-bitowych uzyskano zmniejszenie kosztu realizacji o 13% oraz zmniejszenie ich maksymalnego czasu propagacji do 38%. W przypadku komparatorów 256-bitowych uzyskano zmniejszenie kosztu realizacji o 19% oraz zmniejszenie ich maksymalnego czasu propagacji do 54%.
机译：本文讨论了CPLD / FPGA结构中二进制比较器综合的问题。比较器是使用Verilog语言和QuartusⅡ图形编辑器构建的。第1节介绍了数字比较器的概念，基本用法和研究方向。第2节介绍了比较器的一般层次结构（图1）。第三部分描述了比较器综合的并行-串行方法。该方法在第一级比较器综合中使用了128位和256位比较器的分层结构。第4节介绍了实验研究的结果。比较器是在Altera QuartusⅡ环境中构建和测试的。在实验研究中，将分层比较器（128位和256位）与直接使用QuartusⅡ封装的lpm_compare库函数构建的比较器（1281pm和256_lpm）进行了比较。该研究针对两个CPLD系列（MAXⅡ和MAXⅤ）和四个FPGA系列（CycloneⅢ，ArriaⅡGX，ArriaⅤGZ和StratixⅢ）进行。比较了两个参数，即实现成本和最大传播延迟。对于128位比较器，实现成本降低了13％，最大传播延迟降低了38％（取决于FPGA结构系列）。对于256位比较器，实现成本降低了19％，最大传播延迟降低了多达54％（取决于FPGA结构系列）。％CPLD / FPGA的结构。请不要在超音速合成中执行多余的提示。 Badania eksperymentalne wy​​konano dlakomparatorów128-bitowych oraz 256-bitowych w / rodrodisku Quartos II坚定的Altera。 Wybrane参数porównanoz wynikami uzyskanymi zapomocąfunkcji lpm_compare。 Dlakomparatorów128-bitowych uzyskano zmniejszenie kosztu realizacji o 13％oraz zmniejszenie ich maksymalnego czasu propagacji do 38％。 W przypadkukomparatorów256-bitowych uzyskano zmniejszenie kosztu realizacji or 19％oraz zmniejszenie ich maksymalnego czasu propagacji do 54％。

著录项

相似文献

  • 外文文献
  • 中文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号