...
  • 主题
高级搜索  >
历史搜索 清空历史
首页> 外文期刊>Pomiary Automatyka Kontrola >Identyfikacja parametrów dynamicznych linii szybkich przeniesień oraz globalnych linii zegarowych w układach programowalnych Spartan-6
【24h】

Identyfikacja parametrów dynamicznych linii szybkich przeniesień oraz globalnych linii zegarowych w układach programowalnych Spartan-6

机译：识别Spartan-6可编程系统中快速传输线和全局时钟线的动态参数

获取原文
获取原文并翻译 | 示例
           
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

W artykule przedstawiono analizę parametrów dynamicznych linii szybkich przeniesień arytmetycznych oraz globalnych linii zegarowych w układzie FPGA Spartan-6 firmy Xilinx. Określono opóźnienia sygnału zegarowego oraz impulsu propagującego się w liniach szybkich przeniesień w oparciu o model czasowy układu. Wyniki symulacji zweryfikowano eksperymentalnie. Ponadto, w artykule określono wpływ warunków otoczenia (temperatury i napięcia zasilania) na opóźnienia w układzie.%This paper presents the analysis of dynamic parameters of fast carry chains and global clock network in Spartan-6 (Xilinx) FPGA devices. The clock signal distribution and the carry chain structure are described in Section 2 (Fig. 1) and in Section 3 (Fig. 3) [1], respectively. Based on the Spartan-6 timing model [2], propagation delays in 32 time coding lines were examined. A relatively large clock skew was observed on the border of some clock regions (Fig. 2). The look ahead carry propagation was also identified. This helped to improve the resolution of coding lines [3] by eliminating death bins. Thanks to the timing model, two different types of coding lines were identified in two kind of SLICEs (Section 3, SLICEL in Fig. 4a and SLICEM in Fig. 4b). The simulation results were compared with the experimental ones obtained from the statistical code density test [4]. The 3-dimensional maps of bin widths (delays) were created to show actual differences between each of 32 coding lines (Fig. 5). The influence of temperature (Fig. 6) and power supply (Fig. 7) on delays in FPGA were also tested based on the behavior of the time coding lines resolution (Section 4). The similar clock network distribution and carry chain structures are also used in the newest FPGAs from Xilinx (Artix, Kintex, Virtex-7). The presented results can be applied to a broad class of programmable devices.
机译：本文介绍了Xilinx Spartan-6 FPGA系统中快速算术传输线和全局时钟线的动态参数分析。基于系统的时间模型确定了在快速传输线中传播的时钟信号和脉冲传播。仿真结果进行了实验验证。此外，本文还规定了环境条件（温度和电源电压）对系统延迟的影响。％本文介绍了Spartan-6（Xilinx）FPGA器件中快速进位链和全局时钟网络的动态参数分析。时钟信号分布和进位链结构分别在第2节（图1）和第3节（图3）[1]中进行了描述。基于Spartan-6时序​​模型[2]，检查了32条时间编码线中的传播延迟。在某些时钟区域的边界上观察到相对较大的时钟偏斜（图2）。还确定了前瞻进位传播。通过消除死亡区，这有助于提高编码线的分辨率[3]。借助时序模型，在两种SLICE（第3节，图4a中的SLICEL和图4b中的SLICEM）中识别出两种不同类型的编码线。仿真结果与统计代码密度测试获得的实验结果进行了比较[4]。创建了箱宽（延迟）的3维图，以显示32条编码线之间的实际差异（图5）。还根据时间编码线分辨率的行为测试了温度（图6）和电源（图7）对FPGA延迟的影响（第4节）。 Xilinx的最新FPGA（Artix，Kintex，Virtex-7）也使用了类似的时钟网络分配和进位链结构。提出的结果可以应用于各种各样的可编程设备。

著录项

相似文献

  • 外文文献
  • 中文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号