Low-Density Parity-Check codes are one of the best modern error-correcting codes due to their excellent error-correcting performance and highly parallel decoding scheme. This paper deals with a hardware iterative decoder for a subclass of LDPC codes that are implementation oriented, known also as Architecture Aware LDPC. The parameterizable decoder has been designed in the form of synthesizable VHDL description. Implementation in Xilinx FPGA devices achieves the throughput equal to nearly l00Mb/s. A significant part of the decoder area is occupied by the configurable interconnection network. The network consists of a set of multiplexers that propagate the data from the memory to computation units. The behavioral description of the interconnection network gives quite poor synthesis results: the decoder area is large and exponentially dependent on the number of inputs / outputs. Instead of the straightforward behavioral description, the switching network can be described structurally making use of ideas known from the theory of telecommunication switches: Benes or Banyan networks. In the paper there is presented in detail the interconnection network implementation based on the Banyan switch with additional multiplexer stage to enable non-power-of-2 numbers of outputs. Comparison of the synthesis results for the network based on the behavioral and Banyan structural description shows significant decrease in the decoder area in the second case.%Kody LDPC stanowią jedną z najnowocześniejszych metod kodowania dla celów korekcji błędów. Artykuł dotyczy sprzętowego dekodera podklasy kodów LDPC zorientowanych na implementację, który został opracowany w formie syntezowalnego opisu w języku VHDL. Jak pokazały wyniki syntezy, znaczną część powierzchni dekodera zajmuje moduł konfiguro-walnej sieci połączeń. Sieć składa się z zestawu multiplekserów, które propagują dane z pamięci do jednostek obliczeniowych. Synteza behawio-ralnego opisu tego modułu daje niekorzystne wyniki. Dlatego też zaproponowano opis strukturalny z wykorzystaniem idei sieci Banyana oraz zestawu multiplekserów wyjściowych. Dzięki temu osiągnięto nawet kilkudziesięcioprocentową oszczędność powierzchni dekodera.
展开▼
机译：由于其出色的纠错性能和高度并行的解码方案，低密度奇偶校验码是最好的现代纠错码之一。本文讨论了面向实现的LDPC代码子类的硬件迭代解码器，也称为架构感知LDPC。可参数化解码器已以可综合VHDL描述的形式设计。在Xilinx FPGA器件中的实现实现了接近100Mb / s的吞吐量。解码器区域的很大一部分被可配置的互连网络占据。该网络由一组多路复用器组成，这些多路复用器将数据从存储器传播到计算单元。互连网络的行为描述给出的综合结果很差：解码器区域很大，并且与输入/输出的数量呈指数关系。代替简单的行为描述，可以使用电信交换机理论上已知的思想从结构上描述交换机网络：Benes或Banyan网络。在本文中，详细介绍了基于Banyan交换机的互连网络实现，该交换机具有附加的多路复用器级，以实现非2的幂功率输出。基于行为和Banyan结构描述的网络综合结果的比较显示，在第二种情况下，解码器的面积显着减少。％Kody LDPCstanowiąjednąznajnowocześniejszychmetod kodowania dlacelówkorekcjibłędów。 LDPC从左至右，从左至右依次是LDPC，左旋LDPC，左旋，左旋，左旋，左旋，左旋，左旋，左旋，左旋。 Jakpokazaływyniki syntezy，znacznączęśćpowierzchni dekodera zajmujemodułkonfiguro-walnej siecipołączeń。 Siećskładasięz zestawumultiplekserów，丹麦人pájęcido jednostek obliczeniowych。 Synteza behawio-ralnego opisu tegomodułudaje niekorzystne wyniki。 Dlategoteżzaproponowano opis strukturalny z wykorzystaniem idei sieci Banyana oraz zestawumultiplekserówwyjściowych。 Dziękitemuosiągniętonawetkilkudziesięcioprocentowąoszczędnośćpowierzchni dekodera。
展开▼
