...
机译:该功能集的逻辑综合,其重点是基于修改后的输出图,最大限度地减少使用的PAL逻辑块的数量
AKADEMIA TECHNICZNO-HUMANISTYCZNA, KATEDRA ELEKTROTECHNIKI I AUTOMATYKI, ul. Willowa 2, 43-309 Bielsko-Biała;
POLITECHNIKA ŚLĄSKA, INSTYTUT ELEKTRONIKI, ul. Akademicka 16, 44-100 Gliwice;
synteza logiczna; graf wyjść; układ cpld;
机译:在FPGA电路图分解期间确定的逻辑函数集的BDD图区域中的输出函数的编码
机译:具有三态输出缓冲区的PAL类型结构中多级系统的逻辑综合