Aplikacja w języku Java realizująca funkcję parsera pseudokodu opisującego strukturę specjalizowanego koprocesora sterownika PLC do VHDL

Adam ZIĘBIŃSKI; Rafał CUPEK; Wojciech SROKA

摘要

Artykuł przedstawia koncepcję projektowania w VHDL systemu pełniącego funkcję specjalizowanego koprocesora sterownika PLC, realizującego tylko wyszczególniony zestaw zadań. W pracy pokrótce omówiono poszczególne moduły realizujące funkcję koprocesora sterownika PLC. Ponadto przedstawiono funkcjonalność parsera pseudokodu w języku Java, opisującego strukturę specjalizowanego sterownika PLC do VHDL. Na końcu zaprezentowano wyniki porównania działania przykładowej aplikacji w sterowniku PLC GE Fanuc CPUE05 i układzie FPGA XC3S500e.%The paper presents a project of embedded system realization on a FPGA array, fulfilling the function of a specialized coprocessor PLC. There are described individual modules realizing the function of the coprocessor of PLC in VHDL: the memory map of the controller (Fig.l) including the controller registers and the controller of the memory (Fig.2) for read/write the data in the registers. Moreover, functionality of the parser of pseudocode in the Java language, describing the structure of specialized PLC to VHDL, is presented. The components in VHDL [4] used by the parser are described in the pseudocode and presented in Table 1. The instructions in the pseudocode are equivalent to those in the GE-Fanuc Versa Max controller family. The comparison results of working of an exemplary application in PLC GE Fanuc Versa Max CPUE05 [3] and FPGA XC3S500e are given. The exemplary application for the controller is shown in Fig. 3. As a result of parsering by the PLC2VHDL program there was received the code in VHDL realizing the described task (Fig.4). The code VHDL was subjected to testing, synthesis and implementation with utilization of tools ISE ™ Foundation ™. As a result of implementation, there was obtained the configurational file for the FPGA. The project takes about 1 % resources in the XC3S500e and can work with the maximum 79MHz. The controller work cycle (Fig.5) in FPGA takes 3 tacts and lasts 37.863ns.

机译：本文介绍了在VHDL中设计一种系统的概念，该系统可以实现PLC控制器的专用协处理器的功能，仅执行指定的任务集。该工作简要讨论了执行PLC协处理器功能的各个模块。此外，还介绍了Java伪代码解析器的功能，该功能描述了VHDL专用PLC的结构。最后，给出了在GE Fanuc CPUE05 PLC和FPC XC3S500e系统上的示例应用的比较结果，提出了在FPGA阵列上实现嵌入式系统的项目，该项目可以实现专用协处理器PLC的功能。描述了在VHDL中实现PLC协处理器功能的各个模块：控制器的内存映射（图1），包括控制器寄存器和存储器的控制器（图2），用于在VHDL中读取/写入数据。寄存器。此外，还提供了Java语言伪代码解析器的功能，描述了专用于VHDL的PLC的结构。解析器使用的VHDL [4]中的组件在伪代码中描述，并在表1中列出。伪代码中的指令等效于GE-Fanuc Versa Max控制器系列中的指令。给出了PLC GE Fanuc Versa Max CPUE05 [3]和FPGA XC3S500e中一个示例应用程序的工作比较结果。控制器的示例性应用如图3所示。作为PLC2VHDL程序解析的结果，VHDL中收到了实现上述任务的代码（图4）。使用工具ISE™Foundation™对代码VHDL进行了测试，综合和实施。实施的结果是获得了FPGA的配置文件。该项目占用XC3S500e约1％的资源，并且可以在最高79MHz的频率下工作。 FPGA中的控制器工作周期（图5）执行了3步，持续37.863ns。

Aplikacja w języku Java realizująca funkcję parsera pseudokodu opisującego strukturę specjalizowanego koprocesora sterownika PLC do VHDL

摘要

著录项

相似文献

相关主题

期刊订阅