Novel design of multiplier-less FFT processors

Yuan Zhou; J.M. Noras; S.J. Shepherd

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Novel design of multiplier-less FFT processors

机译：无乘法器FFT处理器的新颖设计

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This paper presents a novel and hardware-efficient architecture for power-of-two FFT processors. The proposed design is based on the phase-amplitude splitting technique which converts a DFT to cyclic convolutions and additions. The cyclic convolutions are implemented with a filter-like structure and the additions are computed with several stages of butterfly processing units. The proposed architecture requires no multiplier, and comparisons with other designs show it can save up to 39% total equivalent gates for an 8-bit 16-point FPGA-based FFT processor.

机译：本文提出了一种新颖的，具有硬件效率的两幂幂FFT处理器架构。提出的设计基于相振幅分裂技术，该技术将DFT转换为循环卷积和加法。循环卷积采用类似滤波器的结构实现，并且加法运算通过多个阶段的蝶形处理单元进行计算。所提出的架构不需要乘法器，与其他设计的比较表明，对于基于8位16点FPGA的FFT处理器，它可以节省多达39％的总等效门。

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来源
《Signal processing》 |2007年第6期|p.1402-1407|共6页
作者
Yuan Zhou; J.M. Noras; S.J. Shepherd;
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作者单位

School of EDT, University of Bradford, Bradford, West Yorkshire BD7 1DP, UK;

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收录信息
原文格式 PDF
正文语种 eng
中图分类通信;
关键词
FFT; systolic array; CSD; phase-amplitude splitting; multiplier-less architecture;

机译：FFT;脉动阵列;CSD;相幅分裂;无乘法器架构;

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