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首页> 外文期刊>IEEE Journal of Solid-State Circuits >A 1.2- mu m BiCMOS sample-and-hold circuit with a constant-impedance, slew-enhanced sampling gate
【24h】

A 1.2- mu m BiCMOS sample-and-hold circuit with a constant-impedance, slew-enhanced sampling gate

机译：1.2μmBiCMOS采样保持电路，具有恒定阻抗，压摆增强采样门

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A new sampling gate circuit, with dual outputs functioning alternately in the track and hold modes, is integrated in an open-loop sample-and-hold circuit architecture achieving greater than 450-MHz small-signal input bandwidth and 100-MHz maximum sample rate. The sampling gate also incorporates slew enhancement techniques to achieve (+430 V/ mu s, -510 V/ mu s) slew rate and features a 'built-in' buffer to maintain constant input impedance for both the track and hold modes, simplifying design of the front-end input buffer. Special on-chip clock generation circuits are used to minimize sampled pedestal (+4 mV). Power dissipation is less than 300 mW, including output driver. Measured harmonics are 58 dB down for a 2 V/sub p-p/ 20-MHz sine wave sampled at 100 MHz.
机译：一种新的采样门电路，其双路输出在跟踪和保持模式下交替工作，集成在开环采样和保持电路架构中，可实现大于450MHz的小信号输入带宽和100MHz的最大采样率。采样门还集成了压摆增强技术，以实现（+430 V /μs，-510 V /μs）压摆率，并具有“内置”缓冲器，可在跟踪和保持模式下保持恒定的输入阻抗，从而简化了前端输入缓冲区的设计。特殊的片上时钟生成电路用于最小化采样基座（+4 mV）。包括输出驱动器在内的功耗小于300 mW。对于以100 MHz采样的2 V / sub p-p / 20 MHz正弦波，测得的谐波降低了58 dB。

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