A 20-ns 4-Mb CMOS SRAM with hierarchical word decoding architecture

Hirose T.; Kuriyama H.

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【24h】

A 20-ns 4-Mb CMOS SRAM with hierarchical word decoding architecture

机译：具有分级字解码架构的20ns 4Mb CMOS SRAM

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A 20 ns 4-Mb CMOS SRAM operating at a single supply voltage of 3.3 V is described. The fast access time has been achieved by a newly proposed word-decoding architecture and a high-speed sense amplifier combined with the address transition detection (ATD) technique. The RAM has the fast address mode, which achieves quicker than 10-ns access, and the 16-b parallel test mode for the reduction of test time. A 0.6- mu m process technology featuring quadruple-polysilicon and double-metal wiring is adopted to integrate more than 16 million transistors in a 8.35-mm*18.0-mm die.

机译：描述了在3.3 V的单电源电压下工作的20 ns 4-Mb CMOS SRAM。快速访问时间已通过新提出的字解码架构和结合地址转换检测（ATD）技术的高速读出放大器实现。 RAM具有快速地址模式（可比10 ns的访问速度更快）和16位并行测试模式，以减少测试时间。采用了具有四层多晶硅和双金属布线的0.6微米工艺技术，可以在8.35毫米* 18.0毫米裸片中集成超过1600万个晶体管。

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来源
《IEEE Journal of Solid-State Circuits》 |1990年第5期|P.1068-1074|共7页
作者
Hirose T.; Kuriyama H.;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
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