...
  • 主题
高级搜索  >
历史搜索 清空历史
首页> 外文期刊>IEEE Journal of Solid-State Circuits >High-density quaternary logic array chip for knowledge information processing systems
【24h】

High-density quaternary logic array chip for knowledge information processing systems

机译：用于知识信息处理系统的高密度四元逻辑阵列芯片

获取原文
获取原文并翻译 | 示例
           
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

A high-density NMOS logic array chip based on quaternary logic implemented for high-speed parallel pattern matching in a knowledge information processing system is described. The logic array can be exploited in real-time applications when the rules are fixed. Based on the appropriate quaternary coding for the contents of working memory and production memory, a double-pattern-matching algorithm for achieving a high-density chip is proposed. One of four states for 2-bit information concerning two elements of a rule is stored in a pattern-matching cell by multiple ion implants, so that the pattern-matching cell is implemented using only a single transistor. It is shown that the chip area for pattern matching is reduced by 30% compared with the corresponding binary logic array.
机译：描述了一种基于四元逻辑的高密度NMOS逻辑阵列芯片，该芯片是为知识信息处理系统中的高速并行模式匹配而实现的。固定规则后，可以在实时应用程序中利用逻辑阵列。在对工作存储器和生产存储器的内容进行适当的四元编码的基础上，提出了一种用于实现高密度芯片的双模式匹配算法。通过多个离子注入将关于规则的两个元素的用于2位信息的四个状态之一存储在图案匹配单元中，从而仅使用单个晶体管来实现图案匹配单元。结果表明，与相应的二进制逻辑阵列相比，用于模式匹配的芯片面积减少了30％。

著录项

相似文献

  • 外文文献
  • 中文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号