A 100-MHz pipelined CMOS comparator

Jieh-Tsorng Wu; Wooley B.A.

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A 100-MHz pipelined CMOS comparator

机译：一个100MHz流水线CMOS比较器

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The authors describe the design of a VLSI-compatible CMOS comparator for high-speed applications. An examination of various generic approaches to obtaining the nonlinear amplification needed to perform the function of comparison leads to the conclusion that this amplification can best be obtained by means of regeneration. Based on this conclusion, a CMOS comparator has been designed wherein voltage comparisons are accomplished directly by a pipelined cascade of two regenerative sense amplifiers, without the use of a preamplifier. To ensure an input resolution of at least 8-bits, offset cancellation is incorporated in the first sense amplifier. The comparator has been integrated in a 2- mu m CMOS technology and has a maximum sampling rate of over 100 MHz; it operates from a single +5-V supply and dissipates only 3.6 mW at its maximum sampling rate.

机译：作者介绍了适用于高速应用的VLSI兼容CMOS比较器的设计。对获得执行比较功能所需的非线性放大的各种通用方法的研究得出的结论是，可以通过再生来最好地获得这种放大。基于该结论，已经设计了CMOS比较器，其中电压比较是通过两个再生读出放大器的流水线级联直接完成的，而无需使用前置放大器。为了确保输入分辨率至少为8位，在第一读出放大器中集成了失调消除功能。该比较器已集成在2微米CMOS技术中，最大采样率超过100 MHz。它采用+5 V单电源供电，最大采样速率下的功耗仅为3.6 mW。

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来源
《IEEE Journal of Solid-State Circuits》 |1988年第6期|P.1379-1385|共7页
作者
Jieh-Tsorng Wu; Wooley B.A.;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
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