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首页> 外文期刊>IEEE Journal of Solid-State Circuits >A Bang Bang Phase-Locked Loop Using Automatic Loop Gain Control and Loop Latency Reduction Techniques
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A Bang Bang Phase-Locked Loop Using Automatic Loop Gain Control and Loop Latency Reduction Techniques

机译：使用自动环路增益控制和降低环路延迟技术的Bang Bang锁相环

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This paper presents a digital bang–bang phase-locked loop (DBPLL) that employs automatic loop gain control and loop latency reduction techniques to enhance the jitter performance. Due to noise filtering properties, a DBPLL has an optimal loop gain which gives rise to the best jitter performance, taking into account external and internal noise sources. By using the automatic loop gain control technique, the DBPLL can automatically attain this loop gain in background to minimize the jitter. This paper also exploits time-series analysis to analyze the DBPLL. In particular, the closed-form gain of a bang–bang phase detector (BBPD) is first derived, taking into account reference clock noise and oscillator noise simultaneously. The chip was fabricated in a 40 nm CMOS process. This DBPLL achieves fs integrated rms jitter and dBc reference spurs. It consumes 3.8 mW from a 1.1 V supply while operating at 3.96 GHz. This translates to an figure-of-merit (FOM) of dB.
机译：本文提出了一种数字Bang-bang锁相环（DBPLL），它采用了自动环路增益控制和降低环路等待时间的技术来增强抖动性能。由于噪声过滤特性，考虑到外部和内部噪声源，DBPLL具有最佳的环路增益，从而产生了最佳的抖动性能。通过使用自动环路增益控制技术，DBPLL可以在后台自动获得该环路增益，以使抖动最小。本文还利用时序分析来分析DBPLL。特别是，首先要考虑到参考时钟噪声和振荡器噪声，首先得出Bang-bang相位检测器（BBPD）的闭式增益。该芯片采用40 nm CMOS工艺制造。该DBPLL实现了fs集成的均方根抖动和dBc参考杂散。在3.96 GHz下运行时，它从1.1 V电源消耗的功率为3.8 mW。这转化为dB的品质因数（FOM）。

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