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首页> 外文期刊>IEEE Journal of Solid-State Circuits >10-to-112-Gb/s DSP-DAC-Based Transmitter in 7-nm FinFET With Flex Clocking Architecture
【24h】

10-to-112-Gb/s DSP-DAC-Based Transmitter in 7-nm FinFET With Flex Clocking Architecture

机译：基于10至112-GB / S DSP-DAC的发射器，在7-NM FinFET中，具有柔性时钟架构

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This article presents a multiprotocol DSP-DAC-based SerDes architecture. The lookup table (LUT)-based DSP provides flexible number of taps for equalization, and soft switching driver allows 1.2-Vpp transmit swing to achieve higher SNR. The architecture employs cascaded phase-locked loop (PLL)-based flexible clocking to support a wide range of data rates from 10 to 112 Gb/s. The LC PLL generates 10.25-14.5 GHz but distributes a divided version of the clock between 2.25 and 3.625 GHz with less than 140-fs integrated jitter. The local ring PLL multiplies the clock to 28 GHz but keeps the jitter less than 180 fs thanks to wide loop bandwidth. The transmitter is implemented in 7-nm FinFET consuming 175 mW with 1.56-pJ/bit efficiency.
机译：本文介绍了基于多协议的DSP-DAC的SERDES架构。基于查找表（LUT）的DSP为均衡提供灵活的抽头数，软切换驱动器允许1.2 VPP传输摆动以实现更高的SNR。该架构采用级联锁相环（PLL），基于灵活的计时器，以支持10到112 GB / s的各种数据速率。 LC PLL生成10.25-14.5 GHz，但在2.25和3.625GHz之间分配了少于140-FS集成抖动的分割版本。本地环PLL将时钟乘以28 GHz，但由于宽环带宽，将抖动少于180 fs。发射器以7-NM FinFET实现，以1.56-PJ /比特效率消耗175 MW。

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