A Scalable 5–15 Gbps, 14–75 mW Low-Power I/O Transceiver in 65 nm CMOS

Balamurugan G.; Kennedy J.; Banerjee G.; Jaussi J. E.; Mansuri M.; OMahony F.; Casper B.; Mooney R.

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A Scalable 5–15 Gbps, 14–75 mW Low-Power I/O Transceiver in 65 nm CMOS

机译：采用65 nm CMOS的可扩展5-15 Gbps，14-75 mW低功耗I / O收发器

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We present a scalable low-power I/O transceiver in 65 nm CMOS, capable of 5–15 Gbps operation over single-board and backplane FR4 channels with power efficiencies between 2.8–6.5 mW/Gbps. Nonlinear power–performance tradeoff is achieved by the use of scalable transceiver circuit blocks and joint optimization of the supply voltage, bias currents and driver power with data rate. Low-power operation is enabled by passive equalization through inductive link termination, active continuous-time RX equalization, global TX/RX clock distribution with on-die transmission lines, and low-noise offset-calibrated receivers.

机译：我们提出了一种可扩展的低功耗I / O收发器，采用65 nm CMOS，能够在单板和背板FR4通道上以5–15 Gbps的速度运行，功率效率在2.8–6.5 mW / Gbps之间。非线性功率与性能的折衷是通过使用可扩展的收发器电路模块以及对电源电压，偏置电流和驱动器功率以及数据速率的联合优化来实现的。通过电感链路终端的无源均衡，有源连续时间RX均衡，具有裸片传输线的全局TX / RX时钟分配以及低噪声失调校准的接收器，可实现低功耗操作。

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来源
《IEEE Journal of Solid-State Circuits》 |2008年第4期|p.1010-1019|共10页
作者
Balamurugan G.; Kennedy J.; Banerjee G.; Jaussi J. E.; Mansuri M.; OMahony F.; Casper B.; Mooney R.;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
关键词
Electrical signaling; I/O power optimization; high-speed I/O; inductive termination; low-power I/O; low-power equalization; passive clock distribution; power-efficient links; scalable circuits;

机译：电气信号;I / O功率优化;高速I / O;电感式终端;低功率I / O;低功率均衡;无源时钟分配;节电链路;可扩展电路;

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