...
  • 主题
高级搜索  >
历史搜索 清空历史
首页> 外文期刊>IEEE Journal of Solid-State Circuits >Analysis and Equalization of Data-Dependent Jitter
【24h】

Analysis and Equalization of Data-Dependent Jitter

机译：数据相关抖动的分析和均衡

获取原文
获取原文并翻译 | 示例
           
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

Data-dependent jitter limits the bit-error rate (BER) performance of broadband communication systems and aggravates synchronization in phase-and delay-locked loops used for data recovery. A method for calculating the data-dependent jitter in broadband systems from the pulse response is discussed. The impact of jitter on conventional clock and data recovery circuits is studied in the time and frequency domain. The deterministic nature of data-dependent jitter suggests equalization techniques suitable for high-speed circuits. Two equalizer circuit implementations are presented. The first is a SiGe clock and data recovery circuit modified to incorporate a deterministic jitter equalizer. This circuit demonstrates the reduction of jitter in the recovered clock. The second circuit is a MOS implementation of a jitter equalizer with independent control of the rising and falling edge timing. This equalizer demonstrates improvement of the timing margins that achieve 10{sup}(-12) BER from 30 to 52 ps at 10 Gb/s.
机译：数据相关的抖动限制了宽带通信系统的误码率（BER）性能，并加剧了用于数据恢复的锁相环和延迟锁定环路中的同步。讨论了一种根据脉冲响应计算宽带系统中数据相关抖动的方法。在时域和频域中研究了抖动对常规时钟和数据恢复电路的影响。数据相关抖动的确定性性质表明了适用于高速电路的均衡技术。给出了两种均衡器电路的实现。第一个是经过修改以包含确定性抖动均衡器的SiGe时钟和数据恢复电路。该电路证明了恢复时钟中抖动的减少。第二个电路是具有独立控制上升沿和下降沿时序的抖动均衡器的MOS实现。该均衡器展示了在10 Gb / s下从30 ps到52 ps实现10 {sup}（-12）BER的时序裕度的改进。

著录项

相似文献

  • 外文文献
  • 中文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号