A CMOS Mixed-Signal Clock and Data Recovery Circuit for OIF CEI-6G+ Backplane Transceiver

Mike Yun He; John Poulton

首页> 外文期刊>IEEE Journal of Solid-State Circuits >A CMOS Mixed-Signal Clock and Data Recovery Circuit for OIF CEI-6G+ Backplane Transceiver

【24h】

A CMOS Mixed-Signal Clock and Data Recovery Circuit for OIF CEI-6G+ Backplane Transceiver

机译：用于OIF CEI-6G +背板收发器的CMOS混合信号时钟和数据恢复电路

获取原文

获取原文并翻译 | 示例

掌桥外文数据库（机构版） >>

开具论文收录证明 >>

文献代查 >>

页面导航

摘要
著录项
相似文献
相关主题

摘要

A CMOS low-power mixed-signal clock and data recovery circuit is presented in this paper. It is designed for OIF CEI-6G+ LR backplane transceiver, and consists of a phase detector, loop filter, phase control logic, and phase interpolator. A unique subsampled architecture makes it possible for a low-power mixed-signal clock recovery loop running at a rate of 6 Gb/s. The proposed architecture has data pattern independent loop bandwidth. Fabricated in a 0.13-μm CMOS technology in an area of 280 × 100 μm{sup}2, the clock and data recovery loop exhibits a frequency tracking range upto 2000 ppm. The bit error rate is less than 10{sup}(-2) with a pseudorandom bit sequence of length 2{sup}31 - 1. The power dissipation is 24 mW for clock and data recovery circuits from a single 1.2-V supply.

机译：本文提出了一种CMOS低功耗混合信号时钟和数据恢复电路。它是为OIF CEI-6G + LR背板收发器而设计的，由相位检测器，环路滤波器，相位控制逻辑和相位内插器组成。独特的二次采样架构使低功耗混合信号时钟恢复环路能够以6 Gb / s的速度运行。所提出的架构具有与数据模式无关的环路带宽。时钟和数据恢复环路采用0.13-μmCMOS技术制造，面积为280×100μm{sup} 2，具有高达2000 ppm的频率跟踪范围。伪随机比特序列的长度为2 {sup} 31-1，误码率小于10 {sup}（-2）。对于时钟和数据恢复电路，采用1.2V单电源供电时，功耗为24 mW。

著录项

来源
《IEEE Journal of Solid-State Circuits》 |2006年第3期|p.597-606|共10页
作者
Mike Yun He; John Poulton;
展开▼
作者单位

展开▼
收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
关键词
Clock and data recovery (CDR); Frequency tracking; High-speed transceivers; Jitter budget; Jitter filtering; Phase detector; Phase interpolation;

机译：时钟和数据恢复（CDR）;频率跟踪;高速收发器;抖动预算;抖动滤波;鉴相器;相位插值;

相似文献

外文文献
中文文献
专利

1. A 3.4-Gbps clock and data recovery circuit with a forwarded clock in a 0.13-μm CMOS technology [J] . Woosang Han, Jun-Gi Jo, Ook Kim, International Journal of Electronics Letters . 2013,第2期

机译：采用0.13μmCMOS技术的具有转发时钟的3.4Gbps时钟和数据恢复电路
2. A 4-Gb/s CMOS clock and data recovery circuit using 1/8-rate clock technique [J] . Seong-Jun Song, Sung Min Park, Hoi-Jun Yoo IEEE Journal of Solid-State Circuits . 2003,第7期

机译：采用1/8速率时钟技术的4Gb / s CMOS时钟和数据恢复电路
3. A 4-Gb/s CMOS clock and data recovery circuit using 1/8-rate clock technique [J] . Seong-Jun Song, Sung Min Park, Hoi-Jun Yoo IEEE Journal of Solid-State Circuits . 2003,第7期

机译：采用1/8速率时钟技术的4Gb / s CMOS时钟和数据恢复电路
4. A monolithic 1.25 Gbits/sec CMOS clock/data recovery circuit for fibre channel transceiver [C] . Wu, L., Chen, . 1999

机译：用于光纤通道收发器的单片1.25 Gbit / s CMOS时钟/数据恢复电路
5. Clock multiplier unit and clock data recovery circuit for 10Gb/s broadband communication in 0.18mum CMOS. [D] . Cao, Jun. 2003

机译：时钟乘法器单元和时钟数据恢复电路，用于0.18mum CMOS中的10Gb / s宽带通信。
6. Analyse und Entwurf von Hochbitratigen Clock-and-Data-Recovery Schaltungen in CMOS-Technologie [Analysis and design of high-bitrate Clock-and-Data-Recovery circuits in CMOS technology] [O] . Bremer, J.-K., Zemko, C., Schmackers, J., 2007

机译：CMOS技术中的时钟和数据恢复Schaltungen分析和封装[CMOS技术中的高比特率时钟和数据恢复电路的分析和设计]

A CMOS Mixed-Signal Clock and Data Recovery Circuit for OIF CEI-6G+ Backplane Transceiver

摘要

著录项

相似文献

相关主题

期刊订阅