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首页> 外文期刊>IEEE Journal of Solid-State Circuits >A 512-Mb DDR3 SDRAM Prototype With C{sub}(IO) Minimization and Self-Calibration Techniques
【24h】

A 512-Mb DDR3 SDRAM Prototype With C{sub}(IO) Minimization and Self-Calibration Techniques

机译：具有C {sub}（IO）最小化和自校准技术的512 Mb DDR3 SDRAM原型

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A 1.5-V 512-Mb DDR3 Synchronous DRAM prototype was designed and fabricated in 80-nm technology. Critical to the signal integrity in DDR3 point-to-2points (P22P) interfacing is an efficient calibration scheme and C{sub}(IO) minimization, which were achieved by on-die-termination (ODT)-merged output drivers, SCR type ESD protection, and self-calibration scheme. The hybrid latency control scheme can turn the DLL off in standby mode, reducing power consumption. User-friendly functions such as temperature read-out from on-chip sensor and per-bank-refresh were also implemented.
机译：1.5-V 512-Mb DDR3同步DRAM原型是采用80纳米技术设计和制造的。 DDR3点对点（P22P）接口中信号完整性的关键是有效的校准方案和C {sub}（IO）的最小化，这是通过芯片上端接（ODT）合并的输出驱动器（SCR类型）实现的ESD保护和自校准方案。混合等待时间控制方案可以在待机模式下关闭DLL，从而降低功耗。还实现了用户友好的功能，例如从片上传感器读取温度和按组刷新。

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