A 20-GHz Phase-Locked Loop for 40-Gb/s Serializing Transmitter in 0.13-μm CMOS

Jaeha Kim; Jeong-Kyoum Kim; Bong-Joon Lee; Namhoon Kim; Deog-Kyoon Jeong; Wonchan Kim

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A 20-GHz Phase-Locked Loop for 40-Gb/s Serializing Transmitter in 0.13-μm CMOS

机译：适用于40 Gb / s串行发送器的20 GHz锁相环，采用0.13μmCMOS

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A 20-GHz phase-locked loop with 4.9 ps{sub}(pp) 70.65 ps{sub}(rms) jitter and -113.5 dBc/Hz phase noise at 10-MHz offset is presented. A half-duty sampled-feedforward loop filter that simply replaces the resistor with a switch and an inverter suppresses the reference spur down to -44.0 dBc. A design iteration procedure is outlined that minimizes the phase noise of a negative-g{sub}m oscillator with a coupled microstrip resonator. Static frequency dividers made of pulsed latches operate faster than those made of flip-flops and achieve near 2:1 frequency range. The phase-locked loop fabricated in a 0.13-μm CMOS operates from 17.6 to 19.4 GHz and dissipates 480 mW.

机译：提出了一个20 GHz锁相环，它在10 MHz偏移时具有4.9 ps {sub}（pp）70.65 ps {sub}（rms）的抖动和-113.5 dBc / Hz的相位噪声。一个半负载采样前馈环路滤波器，只需用开关代替电阻器，而反相器则可将参考杂散抑制到-44.0 dBc。概述了设计迭代过程，该过程使具有耦合微带谐振器的g-sub负振荡器的相位噪声最小。由脉冲锁存器制成的静态分频器比由触发器制成的静态分频器运行得更快，并且可实现接近2：1的频率范围。以0.13μmCMOS制成的锁相环工作频率为17.6至19.4 GHz，耗散480 mW。

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来源
《IEEE Journal of Solid-State Circuits》 |2006年第4期|p.899-908|共10页
作者
Jaeha Kim; Jeong-Kyoum Kim; Bong-Joon Lee; Namhoon Kim; Deog-Kyoon Jeong; Wonchan Kim;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
关键词
CMOS; Frequency divider; Phase-locked loop (PLL); Pulsed latch; Reference spur; VCO optimization;

机译：CMOS;分频器;锁相环（PLL）;脉冲锁存器;参考杂散;VCO优化;

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