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首页> 外文期刊>IEEE Journal of Solid-State Circuits >Wrapper-based bus implementation techniques for performance improvement and cost reduction
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Wrapper-based bus implementation techniques for performance improvement and cost reduction

机译：基于包装的总线实施技术，可提高性能并降低成本

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A low-cost wrapper-based bus implementation is described that performs well in system-on-chip (SOC) designs. Novel wrapper implementation techniques are used to create wrappers without embedded data buffers. The bus uses 1) a novel slave wrapper interface that supports flow control signals, 2) a write buffer switching technique for the master wrappers to achieve good performance at a small hardware cost, 3) a novel retry management technique called slave designated retry control (SDRC) to enable slow IP core connections and a livelock avoidance scheme using the SDRC technique, and 4) a novel bit-width conversion technique using data-width converters embedded in the bus multiplexers. A CPU-based SOC designed with the proposed bus showed that these techniques can increase throughput by about 14%, and reduce read and write latencies by about 16% and 11% compared to a conventional wrapper-based bus, when running a modeled average traffic pattern for this chip. The implemented results show that these techniques can reduce the hardware costs by 28% or 50% compared with two conventional wrapper-based conversion techniques. The chip is implemented using 0.15-Μm CMOS process technologies. The area for the on-chip bus is 3.3 mm2 and the operation clock frequency is 200 MHz.
机译：描述了一种低成本的基于包装器的总线实现，该实现在片上系统（SOC）设计中表现良好。新颖的包装器实现技术用于创建没有嵌入式数据缓冲区的包装器。总线使用1）支持流控制信号的新颖的从属包装器接口，2）用于主包装器的写缓冲区切换技术，以较低的硬件成本实现良好的性能，3）称为从属指定的重试控制的新颖的重试管理技术（ SDRC）使用SDRC技术实现慢速IP内核连接和避免活锁方案，以及4）使用嵌入在总线多路复用器中的数据宽度转换器的新型位宽转换技术。与传统的基于包装器的总线相比，在使用模型平均流量的情况下，使用所建议的总线设计的基于CPU的SOC表明，与传统的基于包装器的总线相比，这些技术可将吞吐量提高约14％，并将读写延迟降低约16％和11％。该芯片的模式。实施的结果表明，与两种传统的基于包装的转换技术相比，这些技术可以将硬件成本降低28％或50％。该芯片采用0.15-μmCMOS工艺技术实现。片上总线的面积为3.3 mm2，操作时钟频率为200 MHz。

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