A digitally self-calibrating 14-bit 10-MHz CMOS pipelined A/Dconverter

Chuang S.-Y.; Sculley T.L.

首页> 外文期刊>IEEE Journal of Solid-State Circuits >A digitally self-calibrating 14-bit 10-MHz CMOS pipelined A/Dconverter

【24h】

A digitally self-calibrating 14-bit 10-MHz CMOS pipelined A/Dconverter

机译：数字自校准14位10MHz CMOS流水线A / D转换器

获取原文

获取原文并翻译 | 示例

掌桥外文数据库（机构版） >>

开具论文收录证明 >>

文献代查 >>

页面导航

摘要
著录项
相似文献
相关主题

摘要

A digitally self-calibrating pipelined analog-to-digital convertern(ADC) featuring 1.5-bit/stage structure is presented. The integral (INL)nand differential nonlinearity (DNL) errors are removed using a novelndigital calibration algorithm, which also eliminates missing codes thatncan occur with other calibration algorithms near the extremes of theninput range. After calibration, the measured DNL is ±0.6 LSB andnthe INL is ±2.5 LSB at the 14-bit level. Sampling at a 10-MHznrate, the chip dissipates 220 mW and (post-calibration) yields ansignal-to-noise ratio of 77 dB and a spurious-free dynamic range of 95ndB with 4.8-MHz sine wave input signal. The chip is fabricated inn0.5-Μm CMOS double-poly double-metal process, measures 3.8 mm ×n3.3 mm (150 mil × 130 mil), and operates from a single 5-V supply

机译：提出了一种具有1.5位/级结构的数字自校准流水线模数转换器（ADC）。使用新颖的数字校正算法消除了积分（INL）和微分非线性（DNL）误差，这也消除了其他校正算法可能在输入范围的极限附近出现的丢失代码。校准后，在14位电平下，测得的DNL为±0.6 LSB，而INL为±2.5 LSB。该芯片以10 MHz的速率采样，耗散220 mW的功率，并且（后校准）产生的信噪比为77 dB，正弦波输入信号为4.8 MHz时无杂散动态范围为95ndB。该芯片采用0.5μmCMOS双多晶硅双金属工艺制造，尺寸为3.8 mm×n3.3 mm（1.5亿×1.3亿），采用5 V单电源供电

著录项

来源
《IEEE Journal of Solid-State Circuits》 |2002年第6期|p.674-683|共10页
作者
Chuang S.-Y.; Sculley T.L.;
展开▼
作者单位

展开▼
收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
关键词
CMOS integrated circuits; analogue-digital conversion; calibration; error correction; pipeline processing; timing jitter; 14 bit; 5 V; CMOS pipelined ADC; charge transferring phase; differential nonlinearity errors; digital calibration algorithm; digitally self-cali;

机译：CMOS集成电路;模拟数字转换;校准;纠错;流水线处理;定时抖动;14位;5 V;CMOS流水线ADC;电荷转移相位;微分非线性误差;数字校准算法;数字自校准;

相似文献

外文文献
中文文献
专利

1. A 360 fJ/conversion-step, 14-bit, 100 MS/s, digitally background calibrated pipelined ADC in 130-nm CMOS [J] . A. Larsson, J. Silva-Martinez, E. G. Soenen Analog Integrated Circuits and Signal Processing . 2014,第1期

机译：130 nm CMOS中的360 fJ /转换步长，14位，100 MS / s的数字背景校准流水线ADC
2. A single-ended 12-bit 20 Msample/s self-calibrating pipeline A/Dconverter [J] . Opris I.E., Lewicki L.D., Wong B.C. IEEE Journal of Solid-State Circuits . 1998,第12期

机译：单端12位20 Msample / s自校准流水线A / D转换器
3. A 14-bit 250 MS/s IF Sampling Pipelined ADC in 180 nm CMOS Process [J] . Xuqiang Zheng, Zhijun Wang, Fule Li, IEEE transactions on circuits and systems . I , Regular papers . 2016,第9期

机译：采用180 nm CMOS工艺的14位250 MS / s IF采样流水线ADC
4. A 14-bit 10-MHz calibration-free CMOS pipelined A/D converter [C] . Singer, L.A., Brooks, . 1996

机译：一个14位10MHz免校准CMOS流水线A / D转换器
5. Design of switched-capacitor and switched-current pipelined analog-to-digital converters in 0.18um CMOS technology. [D] . Dalrymple, Joseph. 2008

机译：采用0.18um CMOS技术的开关电容器和开关电流流水线模数转换器的设计。
6. A Low Power Digital Accumulation Technique for Digital-Domain CMOS TDI Image Sensor [O] . Changwei Yu, Kaiming Nie, Jiangtao Xu, 2016

机译：用于数字域CMOS TDI图像传感器的低功耗数字累加技术
7. A 14-bit 250 MS/s IF sampling pipelined ADC in 180 nm CMOS process [O] . Zheng Xuqiang, Wang Zhijun, Li Fule, 2016

机译：采用180 nm CMOS工艺的14位250 MS / s IF采样流水线ADC

A digitally self-calibrating 14-bit 10-MHz CMOS pipelined A/Dconverter

摘要

著录项

相似文献

相关主题

期刊订阅