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首页> 外文期刊>IEEE Journal of Solid-State Circuits >A dual-loop delay-locked loop using multiple voltage-controlleddelay lines
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A dual-loop delay-locked loop using multiple voltage-controlleddelay lines

机译：使用多条压控延迟线的双回路延迟锁定回路

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This paper describes a dual-loop delay-locked loop (DLL) whichnovercomes the problem of a limited delay range by using multiplenvoltage-controlled delay lines (VCDLs). A reference loop generatesnquadrature clocks, which are then delayed with controllable amounts bynfour VCDLs and multiplexed to generate the output clock in a main loop.nThis architecture enables the DLL to emulate the infinite-length VCDLnwith multiple finite-length VCDLs. The DLL incorporates a replicanbiasing circuit for low-jitter characteristics and a duty cyclencorrector immune to prevalent process mismatches. A test chip has beennfabricated using a 0.25-Μm CMOS process. At 400 MHz, the peak-to-peaknjitter with a quiet 2.5-V supply is 54 ps, and the supply-noisensensitivity is 0.32 ps/mV
机译：本文介绍了一种双回路延迟锁定环（DLL），它通过使用多路电压控制延迟线（VCDL）解决了延迟范围有限的问题。参考回路生成正交时钟，然后通过四个VCDL将其延迟可控制的数量，并在主循环中多路复用以生成输出时钟。n此体系结构使DLL能够模拟具有多个有限长度VCDL的无限长度VCDL。 DLL包含用于低抖动特性的复制偏置电路和不受普遍工艺失配影响的占空比校正器。已经使用0.25μmCMOS工艺来制造测试芯片。在400 MHz频率下，采用2.5V安静电源时的峰峰值抖动为54ps，电源噪声灵敏度为0.32ps / mV。

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