A self-timed divider using a new fast and robust pipeline scheme

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• 来源
  《IEEE Journal of Solid-State Circuits》 |2001年第6期|p.917-923|共7页
• 作者

  Jing-Ling Yang; Chiu-Sing Choy; Cheong-Fat Chan;

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• 作者单位

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• 收录信息 美国《科学引文索引》(SCI);美国《工程索引》(EI);
• 原文格式 PDF
• 正文语种 eng
• 中图分类 一般性问题;基本电子电路;
• 关键词

  CMOS logic circuits; asynchronous circuits; dividing circuits; pipeline arithmetic; 0.6 micron; 17 ns; 8 bit; CMOS technology; asynchronous circuit design; chip size; differential cascode voltage switch logic circuits; handshake scheme; quotient-digit generation; rob;

  机译：CMOS逻辑电路;异步电路;分频电路;流水线算法;0.6微米;17 ns;8位;CMOS技术;异步电路设计;芯片尺寸;差分共源共栅电压开关逻辑电路;握手方案;商数产生;抢劫;