A 2.5-GHz four-phase clock generator with scalable no-feedback-looparchitecture

著录项

• 来源
  《IEEE Journal of Solid-State Circuits》 |2001年第11期|p.1666-1672|共7页
• 作者

  Yamaguchi K.; Fukaishi M.; Sakamoto T.; Akiyama N.; Nakamura K.;

  展开▼
• 作者单位

  展开▼
• 收录信息 美国《科学引文索引》(SCI);美国《工程索引》(EI);
• 原文格式 PDF
• 正文语种 eng
• 中图分类 一般性问题;基本电子电路;
• 关键词

  CMOS digital integrated circuits; clocks; delay lock loops; digital phase locked loops; interpolation; microwave receivers; phase detectors; radio receivers; timing circuits; 2.5 GHz; 30 mW; 5 Gbit/s; CMOS receiver; delay compensation technique; delay locked loop; four;

  机译：CMOS数字集成电路;时钟;延迟锁定环;数字锁相环;插值;微波接收器;鉴相器;无线电接收器;定时电路;2.5 GHz;30 mW;5 Gbit / s;CMOS接收器;延迟补偿技术;延迟锁定循环;四;