A 3-V 340-mW 14-b 75-Msample/s CMOS ADC with 85-dB SFDR at Nyquistinput

Yang W.; Kelly D.; Mehr L.; Sayuk M.T.; Singer L.

首页> 外文期刊>IEEE Journal of Solid-State Circuits >A 3-V 340-mW 14-b 75-Msample/s CMOS ADC with 85-dB SFDR at Nyquistinput

【24h】

A 3-V 340-mW 14-b 75-Msample/s CMOS ADC with 85-dB SFDR at Nyquistinput

机译：在Nyquist输入处具有85dB SFDR的3V 340mW 14b 75msample / s CMOS ADC

获取原文

获取原文并翻译 | 示例

掌桥外文数据库（机构版） >>

开具论文收录证明 >>

文献代查 >>

页面导航

摘要
著录项
相似文献
相关主题

摘要

This paper describes the design of a 14-b 75-Msample/s pipelinenanalog-to-digital converter (ADC) implemented in a 0.35-Μmndouble-poly triple-metal CMOS process. The ADC uses a 4-b first stage tonrelax capacitor-matching requirements, buffered bootstrapping to reducensignal-dependent charge injection, and a flip-around track-and-holdnamplifier with wide common-mode compliance to reduce noise and powernconsumption. It achieves 14-b accuracy without calibration or dithering.nTypical differential nonlinearity is 0.6 LSB, and integral nonlinearitynis 2 LSB. The ADC also achieves 73-dB signal-to-noise ratio, and 85-dBnspurious-free dynamic range over the first Nyquist band. Then7.8-mm2 ADC operates with a 2.7- to 3.6-V supply, andndissipates 340 mW at 3 V

机译：本文介绍了在0.35μm双双三金属CMOS工艺中实现的14-b 75-Msample / s流水线模拟至数字转换器（ADC）的设计。该ADC使用4位b阶tonrelax电容器匹配要求，缓冲自举以减少依赖于信号的电荷注入，以及具有宽共模一致性的翻转式跟踪和保持放大器以降低噪声和功耗。它无需校准或抖动即可达到14b精度。n典型的差分非线性为0.6 LSB，积分非线性为2 LSB。在第一个奈奎斯特频带上，该ADC还实现了73 dB的信噪比和85 dBn的无杂散动态范围。然后，7.8mm2 ADC在2.7V至3.6V电源下工作，在3V电压下的功耗为340mW

著录项

来源
《IEEE Journal of Solid-State Circuits》 |2001年第12期|p.1931-1936|共6页
作者
Yang W.; Kelly D.; Mehr L.; Sayuk M.T.; Singer L.;
展开▼
作者单位

展开▼
收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
关键词
CMOS integrated circuits; analogue-digital conversion; bootstrap circuits; integrated circuit noise; low-power electronics; pipeline processing; sample and hold circuits; 0.35 micron; 14 bit; 3 V; 340 mW; Nyquist input; buffered bootstrapping; capacitor matching; char;

机译：CMOS集成电路;模拟数字转换;自举电路;集成电路噪声;低功耗电子设备;管道处理;采样和保持电路;0.35微米;14位;3 V;340 mW;奈奎斯特输入;缓冲自举;电容器匹配;烧焦;

相似文献

外文文献
专利

1. A 14-b 12-MS/s CMOS pipeline ADC with over 100-dB SFDR [J] . Yun Chiu, Gray P.R., Nikolic B. IEEE Journal of Solid-State Circuits . 2004,第12期

机译：具有超过100dB SFDR的14-b 12-MS / s CMOS流水线ADC
2. A 85-dB dynamic range multibit delta-sigma ADC for ADSL-CO applications in 0.18-/spl mu/m CMOS [J] . Gaggl R., Wiesbauer A., Fritz G., IEEE Journal of Solid-State Circuits . 2003,第7期

机译：适用于0.18- / splμm/ m CMOS的ADSL-CO应用的85dB动态范围多位Δ-ΣADC
3. A 85-dB dynamic range multibit delta-sigma ADC for ADSL-CO applications in 0.18-Μm CMOS [J] . Gaggl R., Wiesbauer A., Fritz G., IEEE Journal of Solid-State Circuits . 2003,第7期

机译：适用于0.18μmCMOS的ADSL-CO应用的85dB动态范围多位Δ-ΣADC
4. An undersampling 3-V 90-mW 8-b 100-msample/s pipelined ADC with 59dBc SFDR [C] . Xiaodan Zhou, Jiali Xu, Ai Guo, International Conference on Communication Technology and Systems . 2015

机译：具有59DBC SFDR的欠采样3-V 90-MW 8-B 100-MSAMPLE / S流水线ADC
5. High-Speed SAR ADC Design in SIGE BiCMOS Technology [D] . Hermansen, Peter. 2019

机译：采用SIGE BiCMOS技术的高速SAR ADC设计
6. Low Power CMOS-Based Hall Sensor with Simple Structure Using Double-Sampling Delta-Sigma ADC [O] . Ju Yong Lee, Younggyun Oh, Sein Oh, 2020

机译：低功耗CMOS的霍尔传感器结构简单使用双取样Delta-Sigma ADC
7. A 14-b 12-MS/s CMOS Pipeline ADC With Over 100-dB SFDR [O] . Yun Chiu, Student Member, Paul R. Gray, 2004

机译：具有超过100dB SFDR的14b 12MS / s CMOS流水线ADC

A 3-V 340-mW 14-b 75-Msample/s CMOS ADC with 85-dB SFDR at Nyquistinput

摘要

著录项

相似文献

相关主题

期刊订阅