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首页> 外文期刊>IEEE Journal of Solid-State Circuits >A 1-V, 8-bit successive approximation ADC in standard CMOS process
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A 1-V, 8-bit successive approximation ADC in standard CMOS process

机译：采用标准CMOS工艺的1V，8位逐次逼近型ADC

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A 1-V 8-bit 50-kS/s successive approximation analog-to-digital converter (ADC) implemented in a conventional 1.2-/spl mu/m CMOS process is presented. Low voltage, large signal swing sample-and-hold, and digital-to-analog conversion are realized based on inverting op-amp configurations with biasing currents added to the op-amp negative input terminal so that the op-amp input common-mode voltages can be biased near ground to minimize the supply voltage. At the same time, the input and output quiescent voltages can be set at half of the supply rails. A low-voltage latched comparator is realized based on the current-mode approach. The entire ADC including all the digital circuits consumes less than 0.34 mW. An effective number of bits of 7.9 was obtained for a 1-kHz 850-mV peak-to-peak input signal.
机译：提出了以传统的1.2- / spl mu / m CMOS工艺实现的1V 8位50-kS / s逐次逼近型模数转换器（ADC）。低电压，大信号摆幅采样保持和数模转换基于反相运算放大器配置实现，其中偏置电流添加到运算放大器的负输入端，因此运算放大器输入共模可以将电压偏置到地附近，以最小化电源电压。同时，输入和输出静态电压可以设置为电源轨的一半。低压锁存比较器是基于电流模式的方法实现的。包括所有数字电路在内的整个ADC的功耗不到0.34 mW。对于1kHz 850mV峰峰值输入信号，获得的有效位数为7.9。

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