A variable-frequency parallel I/O interface with adaptivepower-supply regulation

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• 来源
  《IEEE Journal of Solid-State Circuits》 |2000年第11期|p.1600-1610|共11页
• 作者

  Gu-Yeon Wei; Kim J.; Liu D.; Sidiropoulos S.; Horowitz M.A.;

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• 作者单位

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• 收录信息 美国《科学引文索引》(SCI);美国《工程索引》(EI);
• 原文格式 PDF
• 正文语种 eng
• 中图分类 一般性问题;基本电子电路;
• 关键词

  CMOS logic circuits; delay lock loops; high-speed integrated circuits; low-power electronics; parallel architectures; switched mode power supplies; voltage regulators; 0.2 to 1 Gbit/s; 0.35 mum; 1.3 to 3.2 V; CMOS technology; I/O frequency; I/O subsystem; adaptive po;

  机译：CMOS逻辑电路;延迟锁定环路;高速集成电路;低功耗电子产品;并行架构;开关电源;稳压器;0.2至1 Gbit / s;0.35毫米;1.3至3.2 V;CMOS技术;I / O频率;I / O子系统;自适应功率;