A 2.4 Gb/s/pin simultaneous bidirectional parallel link withper-pin skew compensation

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• 来源
  《IEEE Journal of Solid-State Circuits》 |2000年第11期|p.1619-1628|共10页
• 作者

  Yeung E.; Horowitz M.A.;

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• 作者单位

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• 收录信息 美国《科学引文索引》(SCI);美国《工程索引》(EI);
• 原文格式 PDF
• 正文语种 eng
• 中图分类 一般性问题;基本电子电路;
• 关键词

  CMOS digital integrated circuits; delay lock loops; error compensation; integrated circuit design; integrated circuit noise; parallel architectures; timing jitter; transceivers; 0.35 mum; 2.4 Gb/s/pin simultaneous bidirectional parallel link; 2.4 Gbit/s; CMOS proce;

  机译：CMOS数字集成电路;延迟锁定环路;误差补偿;集成电路设计;集成电路噪声;并行体系结构;时序抖动;收发器;0.35毫米;2.4 Gb / s / pin同步双向并行链接;2.4 Gbit / s;CMOS工艺;