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首页> 外文期刊>IEEE Journal of Solid-State Circuits >A 660-ΜW 50-Mops 1-V DSP for a hearing aid chip set
【24h】

A 660-ΜW 50-Mops 1-V DSP for a hearing aid chip set

机译：用于助听器芯片组的660-MW 50-Mops 1-V DSP

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This article presents the flow and techniques used to design anlow-power digital signal processor chip used in a hearing aid systemnimplementing multiband compression in 20 bands, pattern recognition,nadaptive filtering, and finescale noise cancellation. The pad limited 20nmm2 chip contains 1.3 M transistors and operates at 2.5 MHznunder 1.05-V supply voltage. Under these conditions, the DSP consumesn660 ΜW and performs 50 million 22-bit operations per second,ntherefore achieving 0.013 mW/Mops (milli-watts per million operations),nwhich is a factor of seven better than prior results achieved in thisnfield. The chip has been manufactured using a 0.25-Μm 5-metal 1-polynprocess with normal threshold voltages. This low-powernapplication-specific integrated circuit (ASIC) relies on an automatednalgorithm to silicon flow, low-voltage operation, massive clock gating,nLP/LV libraries, and low-power-oriented architectural choices
机译：本文介绍了用于设计助听器系统中使用的低功率数字信号处理器芯片的流程和技术，该芯片实现了20频段的多频段压缩，模式识别，自适应滤波和精细噪声消除。受焊盘限制的20nmm2芯片包含130万个晶体管，并在1.05V的电源电压下以2.5MHz的频率工作。在这些条件下，DSP消耗660兆瓦的功率，每秒执行5000万个22位操作，因此达到0.013 mW / Mops（每百万次操作的毫瓦数），这比该领域以前的结果要好七倍。该芯片是使用0.25-μm5金属1-polyn工艺制造的，具有正常的阈值电压。这种低功耗专用集成电路（ASIC）依靠自动算法来实现硅流，低压操作，大规模时钟门控，nLP / LV库以及面向低功耗的架构选择

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