A 3.3-V 12-b 50-MS/s A/D converter in 0.6-/spl mu/m CMOS with over 80-dB SFDR

Hui Pan; Segami M.

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A 3.3-V 12-b 50-MS/s A/D converter in 0.6-/spl mu/m CMOS with over 80-dB SFDR

机译：具有0.6- / splμ/ m CMOS的3.3V 12-b 50-MS / s A / D转换器，具有超过80dB的SFDR

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A 12-b analog-to-digital converter (ADC) is optimized for spurious-free dynamic range (SFDR) performance at low supply voltage and suitable for use in modern wireless base stations. The 6-7-b two-stage pipeline ADC uses a bootstrap circuit to linearize the sampling switch of an on-chip sample-and-hold (S/H) and achieves over 80-dB SFDR for signal frequencies up to 75 MHz at 50 MSample/s (MSPS) without trimming, calibration, or dithering. INL is 1.3 LSB, differential nonlinearity (DNL) is 0.8 LSB. The 6-b and 7-b flash sub-ADCs are implemented efficiently using offset averaging and analog folding. In 0.6-/spl mu/m CMOS, the 16-mm/sup 2/ ADC dissipates 850 mW.

机译：针对低电源电压下的无杂散动态范围（SFDR）性能进行了优化的12b模数转换器（ADC），适用于现代无线基站。 6-7b两级流水线ADC使用自举电路使片上采样保持（S / H）的采样开关线性化，并在高达75 MHz的信号频率下实现超过80dB的SFDR。 50微秒/秒（MSPS），无需微调，校准或抖动。 INL为1.3 LSB，微分非线性（DNL）为0.8 LSB。使用偏移平均和模拟折叠可有效实现6b和7b闪存子ADC。在0.6- / spl mu / m CMOS中，16-mm / sup 2 / ADC的功耗为850 mW。

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来源
《IEEE Journal of Solid-State Circuits》 |2000年第12期|P.1769-1780|共12页
作者
Hui Pan; Segami M.;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
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