A 2.5-V, 333-Mb/s/pin, 1-Gbit, double-data-rate synchronous DRAM

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• 来源
  《IEEE Journal of Solid-State Circuits》 |1999年第11期|p.1589-1599|共11页
• 作者

  Hongil Yoon; Gi-Won Cha; Changsik Yoo; Nam-Jong Kim; Keum-Yong Kim; Chang Ho Lee; Kyu-Nam Lim; Kyuchan Lee; Jun-Young Jeon; Tae Sung Jung; Hongsik Jeong; Tae-Young Chung; Kinam Kim; Soo In Cho;

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• 作者单位

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• 收录信息 美国《科学引文索引》(SCI);美国《工程索引》(EI);
• 原文格式 PDF
• 正文语种 eng
• 中图分类 一般性问题;基本电子电路;
• 关键词

  CMOS memory circuits; DRAM chips; delay lock loops; high-speed integrated circuits; integrated circuit packaging; pipeline processing; 0.14 micron; 1 Gbit; 2.5 V; 333 Mbit/s; CMOS process; DDR SDRAM; cycle-time-adaptive wave pipelining; double-data-rate DRAM; dynamic;

  机译：CMOS存储器电路;DRAM芯片;延迟锁定环;高速集成电路;集成电路封装;管线处理;0.14微米;1 Gbit;2.5 V;333 Mbit / s;CMOS工艺;DDR SDRAM;循环时间自适应波流水线;双数据速率DRAM;动态;