A 2-1600-MHz CMOS clock recovery PLL with low-Vdd capability

Larsson P.

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A 2-1600-MHz CMOS clock recovery PLL with low-Vdd capability

机译：具有低Vdd功能的2-1600MHz CMOS时钟恢复PLL

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A general-purpose phase-locked loop (PLL) with programmable bitnrates is presented demonstrating that large frequency tuning range,nlarge power supply range, and low jitter can be achieved simultaneously.nThe clock recovery architecture uses phase selection for automaticninitial frequency capture. The large period jitter of conventional phasenselection is eliminated through feedback phase selection. Digitalncontrol sequencing of the feedback enables accurate phase interpolationnwithout the traditional need of analog circuitry. Circuit techniquesnenabling low Vdd operation of a PLL with differential delay stages arenpresented. Measurements show a PLL frequency range of 1-200 MHz atnVdd=1.2 V linearly increasing to 2-1600 MHz at Vdd=2.5 V, achieved in anstandard process technology without low threshold voltage devices.nCorrect operation has been verified down to Vdd=0.9 V, but the lowernlimit of differential operation with improved supply-noise rejection isnestimated to be 1.1 V

机译：提出了一种具有可编程比特率的通用锁相环（PLL），表明可以同时实现较大的频率调谐范围，较大的电源范围和较低的抖动。n时钟恢复架构使用相位选择来自动进行初始频率捕获。通过反馈相位选择，消除了传统相位选择的大周期抖动。反馈的数字控制定序可实现精确的相位插值，而无需传统的模拟电路。示出了使具有差分延迟级的PLL的低Vdd操作成为可能的电路技术。测量显示，在nVdd = 1.2 V时PLL频率范围为1-200 MHz，在Vdd = 2.5 V时线性增加至2-1600 MHz，这是通过标准工艺技术实现的，没有低阈值电压器件。n正确工作已被验证至Vdd = 0.9 V ，但差动操作的下限（具有改善的电源噪声抑制能力）估计为1.1 V

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来源
《IEEE Journal of Solid-State Circuits》 |1999年第12期|p.1951-1960|共10页
作者
Larsson P.;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
关键词
CMOS integrated circuits; circuit feedback; circuit tuning; interpolation; jitter; mixed analogue-digital integrated circuits; phase locked loops; phase noise; programmable circuits; synchronisation; timing; 1.1 to 2.5 V; 2 to 1600 MHz; CMOS clock recovery PLL; automa;

机译：CMOS集成电路;电路反馈;电路调谐;内插;抖动;模拟数字集成电路混合;锁相环;相位噪声;可编程电路;同步;定时;1.1至2.5 V;2至1600 MHz;CMOS时钟恢复PLL;自动机;

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