A 65-mW, 10-bit, 40-Msample/s BiCMOS Nyquist ADC in 0.8 mm/sup 2/

Hoogzaad G.; Roovers R.

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A 65-mW, 10-bit, 40-Msample/s BiCMOS Nyquist ADC in 0.8 mm/sup 2/

机译：一个65mW，10位，40Msample / s的BiCMOS Nyquist ADC，速度为0.8mm / sup 2 /

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This paper describes the design of a 10-bit, 40-MSample/s analog-to-digital converter (ADC) based on a cascaded folding and interpolating architecture. The folding and interpolating factors are optimized for low power. The ADC features balanced circuit design, a newly developed shifted averaging technique, and stacked circuits for analog and digital folding. The untrimmed ADC dissipates 65 mW from a single 5-V supply. The fully differential ADC achieves 9.2 effective bits for a 1.6-V/sub pp/ input signal. Its resolution bandwidth is 20 MHz. The ADC is realized in a 7-GHz, 0.6-/spl mu/m BiCMOS process and measures 0.8 mm/sup 2/.

机译：本文介绍了一种基于级联折叠和内插架构的10位40MSample / s模数转换器（ADC）的设计。折叠和内插因子针对低功耗进行了优化。 ADC具有平衡电路设计，新开发的移位平均技术以及用于模拟和数字折叠的堆叠电路。未修剪的ADC从5V单电源消耗的功耗为65mW。对于1.6V / sub pp /输入信号，全差分ADC可获得9.2个有效位。它的分辨率带宽为20 MHz。该ADC采用7 GHz，0.6- / spl mu / m BiCMOS工艺实现，尺寸为0.8 mm / sup 2 /。

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来源
《IEEE Journal of Solid-State Circuits》 |1999年第12期|P.1796-1802|共7页
作者
Hoogzaad G.; Roovers R.;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
关键词

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