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首页> 外文期刊>IEEE Journal of Solid-State Circuits >A pipelined multiplier-accumulator using a high-speed, low-power static and dynamic full adder design
【24h】

A pipelined multiplier-accumulator using a high-speed, low-power static and dynamic full adder design

机译：使用高速，低功耗静态和动态全加器设计的流水线乘法器-累加器

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This paper proposes a new pipelined full-adder circuit structure for the implementation of pipelined arithmetic modules. With both static and dynamic structures, it has the advantages of high operational speed, smallest transistor count, and the low power/speed ratio. The adder cell is then used to design a pipelined 8/spl times/8-b multiplier-accumulator (MAC). In this MAC, a special pipelined structure is designed to reduce the latency. The MAC is fabricated in a 0.8-/spl mu/m single-poly-double-metal CMOS process. The post-layout simulation shows that the pipelined 1-b full adder can work up to 350 MHz with a 3 V power supply. The whole MAC chip that contains 4200 transistors is measured to operate a 125 MHz using 3.3 V power supply.
机译：本文提出了一种新的流水线全加器电路结构，以实现流水线运算模块。它既具有静态结构又具有动态结构，具有工作速度高，晶体管数量最少和功率/速度比低的优点。然后，加法器单元用于设计流水线式8 / spl乘/ 8-b乘法累加器（MAC）。在此MAC中，设计了特殊的流水线结构以减少延迟。 MAC以0.8- / splμm/ m的单-多-双金属CMOS工艺制造。布局后仿真显示，流水线的1-b全加法器在3 V电源下可以工作高达350 MHz。整个包含4200个晶体管的MAC芯片使用3.3 V电源测量时可在125 MHz下工作。

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