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首页> 外文期刊>IEEE Journal of Solid-State Circuits >New single-clock CMOS latches and flipflops with improved speed and power savings
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New single-clock CMOS latches and flipflops with improved speed and power savings

机译：新的单时钟CMOS锁存器和触发器具有更高的速度和功耗

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New dynamic, semistatic, and fully static single-clock CMOS latches and flipflops are proposed. By removing the speed and power bottlenecks of the original true-single-phase clocking (TSPC) and the existing differential latches and flipflops, both delays and power consumptions are considerably reduced. For the nondifferential dynamic, the differential dynamic, the semistatic, and the fully static flipflops, the best reduction factors are 1.3, 2.1, 2.2, and 2.4 for delays and 1.9, 3.5, 3.4, and 6.5 for power-delay products with an average activity ratio (0.25), respectively. The total and the clocked transistor numbers are decreased. In the new differential flipflops, clock loads are minimized and logic-related transistors are purely n-type in both n- and p-latches, giving additional speed advantage to this kind of CMOS circuits.
机译：提出了新的动态，半静态和全静态单时钟CMOS锁存器和触发器。通过消除原始真单相时钟（TSPC）的速度和功率瓶颈以及现有的差分锁存器和触发器，可以大大降低延迟和功耗。对于非差分动态，差分动态，半静态和全静态触发器，延迟的最佳减小因子为1.3、2.1、2.2和2.4，对于功率延迟乘积的平均值，最佳的减小因子为1.9、3.5、3.4和6.5活性比（0.25）。总和计时的晶体管数量减少。在新的差分触发器中，时钟负载被最小化，与逻辑相关的晶体管在n和p闩锁中均为纯n型，从而为这种CMOS电路提供了额外的速度优势。

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