A multiplier-accumulator macro for a 45 MIPS embedded RISC processor

Murakami H.; Yano N.

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A multiplier-accumulator macro for a 45 MIPS embedded RISC processor

机译：用于45 MIPS嵌入式RISC处理器的乘法器-累加器宏

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This paper describes a high speed and area effective multiplier-accumulator for an embedded RISC processor. The point of architecture is to utilize a full adder array and the Booth's encoder twice in a cycle. The multiplier-accumulator executes one multiply-add operation (32 b multiplication followed by 64 b addition) per cycle at 56.5 MHz. The area is 2.35 mm/sup 2/ with 0.4 /spl mu/m CMOS technology.

机译：本文介绍了一种用于嵌入式RISC处理器的高速，面积有效的乘法累加器。体系结构的重点是在一个周期内两次使用完整的加法器阵列和Booth的编码器。乘法累加器在56.5 MHz的每个周期执行一次乘法加法运算（32 b乘法，然后是64 b加法）。面积为2.35 mm / sup 2 /，采用0.4 / spl mu / m CMOS技术。

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来源
《IEEE Journal of Solid-State Circuits》 |1996年第7期|P.1067-1071|共5页
作者
Murakami H.; Yano N.;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
关键词

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