2.5 V CMOS circuit techniques for a 200 MHz superscalar RISC processor

Murabayashi F.; Yamauchi T.

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2.5 V CMOS circuit techniques for a 200 MHz superscalar RISC processor

机译：用于200 MHz超标量RISC处理器的2.5 V CMOS电路技术

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Novel 2.5 V CMOS circuit techniques including a noise tolerant precharge (NTP) circuit and a leakless buffer circuit are applied to a floating point macrocell for a 200 MHz superscalar RISC processor. The NTP circuit has two advantages: high noise immunity and high speed. Floating point operations can be executed in a two cycle latency using the high speed NTP circuit. The leakless buffer circuit with NMOS transmission gate in 128 floating point registers makes possible both high integration and low power dissipation, since the circuit causes no leak current without precharging the number of read lines. The processor makes use of 0.3 /spl mu/m CMOS technology with a 2.5 V power supply and four metal layers. The floating point macrocell has 380 thousand transistors and dissipates 350 mW at 200 MHz. The peak performance of the floating point macrocell is 400 MFLOPS.

机译：包括耐噪预充电（NTP）电路和无泄漏缓冲电路在内的新型2.5 V CMOS电路技术已应用于200 MHz超标量RISC处理器的浮点宏单元。 NTP电路具有两个优点：高抗噪性和高速度。浮点运算可以使用高速NTP电路以两个周期的等待时间执行。在128个浮点寄存器中具有NMOS传输门的无泄漏缓冲电路可实现高集成度和低功耗，因为该电路在不预充电读取线数的情况下不会引起泄漏电流。该处理器利用0.3 / spl mu / m CMOS技术，2.5 V电源和四个金属层。浮点宏单元具有38万个晶体管，在200 MHz时的功耗为350 mW。浮点宏单元的峰值性能为400 MFLOPS。

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来源
《IEEE Journal of Solid-State Circuits》 |1996年第7期|P.972-980|共9页
作者
Murabayashi F.; Yamauchi T.;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
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