A 64-b quad-issue CMOS RISC microprocessor

Gaddis N.; Lotz J.

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A 64-b quad-issue CMOS RISC microprocessor

机译：64位四问题CMOS RISC微处理器

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The HP-PA8000 is a 180-MHz quad-issue custom VLSI implementation of the HP-PA 2.0 64-b architecture delivering 11.84 SPECint95 and 20.18 SPECfp95 with 3.8 million transistors integrated on a 17.68 mm/spl times/19.1 mm die in a 3.3-V, 0.5-/spl mu/m CMOS process. Specialized clock circuits and extensive use of dynamic logic are key factors in this microprocessor's performance. Attention to clock analysis and distribution resulted in a 170 ps clock skew between any two clock nodes. This microprocessor utilizes a 56-entry instruction reorder buffer (IRE), register renaming, and dual functional units to fully exploit instruction level parallelism.

机译：HP-PA8000是HP-PA 2.0 64-b架构的180-MHz四问题定制VLSI实现，可提供11.84 SPECint95和20.18 SPECfp95，其中380万个晶体管集成在17.68 mm / spl次/19.1 mm裸片中，而3.3芯片-V，0.5- / splμ/ m CMOS工艺。专用时钟电路和动态逻辑的广泛使用是该微处理器性能的关键因素。注意时钟分析和分配导致任意两个时钟节点之间的时钟偏移为170 ps。该微处理器利用56个条目的指令重排序缓冲区（IRE），寄存器重命名和双重功能单元来充分利用指令级并行性。

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来源
《IEEE Journal of Solid-State Circuits》 |1996年第11期|P.1697-1702|共6页
作者
Gaddis N.; Lotz J.;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
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