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首页> 外文期刊>IEEE Journal of Solid-State Circuits >An array processor for general purpose digital image compression
【24h】

An array processor for general purpose digital image compression

机译：用于通用数字图像压缩的阵列处理器

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A new VLSI processor (DIP chip) for image compression is presented which combines principles of multipipeline and array processing. The device is not specific to any one image compression algorithm and can be regarded as a general purpose processor. The chip has been implemented using a CMOS 1.0-/spl mu/m process on a 14.4/spl times/13.5-mm/sup 2/ die. An internal clock frequency of 40 MHz results in 1.2/spl times/10/sup 9/ operations/s on 8-bit data. Solutions to problems associated with the large bandwidth required, for both image data and instruction streams, is the main aim of the paper. The necessary problem of increasing the array clock frequency relative to the input/output clock frequency without the need for a large on-chip instruction cache or fast external clock speeds is also addressed.
机译：提出了一种新的用于图像压缩的VLSI处理器（DIP芯片），该处理器结合了多管道和阵列处理的原理。该设备不特定于任何一种图像压缩算法，可以视为通用处理器。该芯片已通过CMOS 1.0- / spl mu / m工艺在14.4 / spl次/13.5-mm/sup 2 /管芯上实现。 40 MHz的内部时钟频率对8位数据的影响为1.2 / spl次/ 10 / sup 9 /次/ s。本文的主要目的是解决与图像数据和指令流所需的大带宽相关的问题。还解决了需要相对于输入/输出时钟频率增加阵列时钟频率而不需要大量的片上指令高速缓存或快速的外部时钟速度的问题。

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