A low-power reduced swing global clocking methodology

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• 来源
  《IEEE transactions on very large scale integration (VLSI) systems》 |2004年第5期|p.538-545|共8页
• 作者

  Asgari F.H.A.; Sachdev M.;

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• 作者单位

  Dept. of Electr. & Comput. Eng., Univ. of Waterloo, Ont., Canada;

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• 收录信息
• 原文格式 PDF
• 正文语种 eng
• 中图分类 微电子学、集成电路（IC）;
• 关键词

  clocks; low-power electronics; VLSI; integrated circuit interconnections; CMOS digital integrated circuits; global clocking methodology; reduced swing clock networks; low power applications; H tree clock distribution network; CMOS technology; local clock distribution domains; VLSI; 500 MHz; 0.13 micron;

  机译：时钟;低功耗电子产品;VLSI;集成电路互连;CMOS数字集成电路;全局时钟方法;减少的摆动时钟网络;低功耗应用;H树时钟分配网络;CMOS技术;本地时钟分配域;VLSI;500 MHz;0.13微米;