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【24h】

個別部品で組み立てて動作原理から設計法までを理解する-PLL周波数シンセサイザの設計法徹底解説:〈第23回〉PLL出力の位相雑音を最小にするために

机译:假设采用各个部件并从操作原理理解设计方法 - PLL频率合成器设计方法彻底评论:<23th>以最小化PLL输出的相位噪声

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摘要

PLLの設計では,ループのカットオフ周波数f{sub}Cと位裾余裕Φ{sub}Cの決め方を誤ると,位相雑音野性などが悪化します.今回は,計算でPLL出力の位相雑音を予滅する方法について解説します.表計算ソフトウェアExcelの助けを借ります.PLLで主に位相雑音の発生源となるのは基準信号源とVCOです.この二つから発生するSSB位相雑音を仮定すると,PLL出力のSSB位相雑音を予測できます.位相余裕Φ{sub}Cによる位相雑音の変化と,カットオフ周波教f{sub}Cによる位相雑音の変化,両方を確認してみます.次回,カットオフ周波数f{sub}Cの最適値を求める準備でもあります.
机译:在PLL设计中,如果您决定如何确定截止频率f {sub} c和位置{sub} c和位置。 这次,我们将解释如何通过计算来扩展PLL输出的相位噪声。 表比较软件借用Excel帮助。 PLL主要是源信号源和VCO,其将是相位噪声的源极。 假设从这两个产生的SSB相位噪声,可以预测PLL输出的SSB相位噪声。 相位裕度{Sub} C由于截止频率{Sub} C而导致的相位噪声和相位噪声的变化,并检查两者。 下次,它还准备了截止频率f {sub} c的最佳值。

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