CMOSアナログ回路,未来へ〈第5回〉：容量DACのスピード向上と素子数低減

柴田肇

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【24h】

CMOSアナログ回路,未来へ〈第5回〉：容量DACのスピード向上と素子数低減

机译：CMOS模拟电路，未来<5th>：电容DAC的速度提高和元素数的减少

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今回は，前半ではISSCCで発表された2件のインターリーブ塑SAR ADC（表5-1）の両方で利用されていた，変換速度を向上させるもう一つのテクニック，2以下の基数（radix than 2）の利用を紹介します．このテクニックを利用することでSAR内部のDACがセトリングする際の待ち時間を減らすことができ，結果的にSAR ADCのサンプリング周波数を向上させることができます．後半ではインターリーブSARのうちの1件の発表で利用されていた特徴的な容量DACの構成法であるC-2C分圧回路を紹介します．

机译：这次，通过ISSCC宣布的另外两种交错SAR ADC（表5-1），另一种提高转换速度，2或更低（基于2）的另一种技术我们介绍了使用通过使用这种技术，SAR内的DAC可以在沉降时降低延迟，结果可以提高SAR ADC采样频率。在下半部分，我们介绍了C-2C分压划分电路，这是交错SAR通告之一中使用的特征电容DAC配置。

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来源
《トランジスタ技術》 |2009年第542期|共5页
作者
柴田肇;
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收录信息
原文格式 PDF
正文语种 jpn
中图分类半导体三极管（晶体管）;
关键词

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