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【24h】

ボード内のシグナル·インテグリティを高めるために:高速クロック信号の終端に関する考察

机译:为了提高板中的信号完整性:高速时钟信号结束的研究

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摘要

10年前,FPGAを設計するために使用していたパソコンのCPUは,クロック周波数33MHzのi486DX,DRAMはファスト·ページ方式でした.組み込み向けCPUは,クロック周波数20MHz以下のものが一般的で,高速回路についての文献もほとhど英語ばかりで,良書も少なかったように記憶しています.組み込み機器の設計者も,フアンアウト/ファンインの電流計算やタイミング計算は必要と思っても,高速回路の設計が必要とは思っていなかったかもしれませh.
机译:10年前,用于设计FPGA的PC的CPU是时钟频率33 MHz的I486DX,DRAM是一个快速的页面方法。 集成的CPU通常小于20 MHz的时钟频率,并且关于高速电路的文献已被记住为许多英语和更少的书籍。 嵌入式设备设计师也可能还没有认为也需要高速电路设计,即使有必要计算和定时扇出/风扇计算。

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