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【24h】

関数分解に基づくLUT型FPGA用ブーリアンマッチングアルゴリズムについて

机译：基于函数分解的LUT FPGA布尔匹配算法

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LUT型のFPGAは1つの基本ブロックで定められた入力数（通常4または5）以下の任意の論理関数を実現できるという特徴を持つ．そのため，従来は対象回路の論理関数を考慮せずに構造のみに注目したテクノロジマッピング手法が用いられてきた．ところが，実際のFPGAの基本ブロックの中にはXilinx社のXC4000のように5入力以下の任意の論理関数だけでなく，6入力以上の一部の論理関数を実現できるものが存在する．そのような特殊な場合のマッピングを考慮するためには，マッピング対象の回路の論理関数を考慮したプーリアンマッチングを行う必要がある．本稿ではそのための関数分解に基づくプーリアンマッチングアルゴリズムについて述べ，FPGA用の深さ最小の回路を求めるテクノロジマッピングに適用した結果を示す．
机译：LUT型FPGA的特点是能够在单个基本块中实现任意数量的输入（通常为4或5）或更少的逻辑功能。 因此，过去使用了一种只关注结构而不考虑目标电路逻辑功能的技术映射方法。为了考虑这种特殊情况的映射，有必要执行考虑到要映射的电路的逻辑函数的阿普利亚匹配。．

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