机译:使用VHDL在Xilinx上单精度浮点数的Shift-Add和Radix-4展位乘法的实现和性能比较
机译:使用CLA和Rad-4修改的Booth编码器乘法器的IEEE 754浮点单元的有效VHDL实现
机译:通过32位顺序乘法器实现乘法器和累加器单元最佳延迟和面积的VHDL设计与实现。
机译:常规和教育用途的VHDL中完全合成的单精度,浮点加法器/减法器和乘数
机译:使用Altera的设计环境和FPGA设计和实现浮点乘法器
机译:可逆单精度浮点减法器的设计
机译:使用VHDL的时间高效浮点乘数的设计与实现