一种具有高精度时间数字转换器的倍数延迟锁相环

技术领域

本发明涉及集成电路技术领域，特别涉及一种具有高精度时间数字转换器的倍数延迟锁相环。

背景技术

倍数延迟锁相环在芯片中是与整体芯片时钟相关的模块，因此目前仍有许多研究来提出如何降低倍数延迟锁相环的抖动(jitter)及低杂散(spur)去维持整个芯片的时钟的随机误差在可接受的合理范围。在倍数延迟锁相环的设计中，压控振荡器产生的抖动会随着环状回路而累加，因此倍数延迟锁相环在每隔一段时间内重新输入新的时钟信号至振荡器中，来降低振荡器的抖动，但在输入新的时钟信号后，此时的所侦测到的相位差最大，因此倍数延迟锁相环虽然可以降低抖动，但其也会产生非常大的杂散。

早期的模拟倍数延迟锁相环因电荷泵和鉴相器两者导致的非线性会影响倍数延迟锁相环输出的抖动，因此对于倍数延迟锁相环越趋向于数字化，数字倍数延迟锁相环以时间数字转换器取代电荷泵和鉴相器，来改善模拟倍数延迟锁相环的缺点。

为了提高噪声的抑制能力，参考文献1(Helal et al.,“A Highly Digital MDLL-Based Clock Multiplier That Leverages a Self-Scrambling Time-to-DigitalConverter to Achieve Subpicosecond Jitter Performance”,IEEE J.Solid-StateCircuits,vol.43,no.4,pp.855-863,Apr.2008)提出使用以门控环形振荡器为基础的时间数字转换器，该数字转换器为一高精度数字转换器，其量化噪声小，但需要消耗大量功率。

参考文献2(P.Chen et al.,“A CMOS Pulse-Shrinking Delay Element forTime Interval Measurement”,IEEE Transactions on Circuits and Systems II:Analog and Digital Signal Processing,vol.47,no.9,pp.954-958,Sep.2000)提出一种脉冲缩小型时间数字转换器(Pulse shrinking TDC)，脉冲缩小的时间数字转换器为游标型时间数字转换器(Vernier TDC)的一种，也为一种高精度的时间数字转换器，相较于游标型时间数字转换器，脉冲缩小型时间数字转换器在面积以及功耗上均有优势，此外，脉冲缩小型时间数字转换器所产生的偏差也较小。

基于上述，提供一种具有高精度时间数字转换器的倍数延迟锁相环实为必要，提高时间数字转换器的精度来改善量化噪声，同时改善时间数字转换模块的线性度以及其输入范围。

发明内容

本发明的目的在于提供一种具有高精度时间数字转换器的倍数延迟锁相环，将脉冲缩小型时间数字转换器作为一高精度时间数字转换器应用于倍数延迟锁相环中；该脉冲缩小型时间数字转换器可以简化时间数字转换器模块的电路复杂度；在现有常见的两步式时间数字转换器中，将时间数字转换器采样得到的数字信号经过数字时间转换器还原后相减得到相位差，之后使用时间放大器放大相位差进行第二次采样，此时需要在进行放大前撷取相位差的上升沿以及下降沿输入至时间放大器中；而本发明使用脉冲缩小型时间数字转换器可以省略时间放大器的使用以及上升和下降沿的撷取，直接将相位差输入至脉冲缩小型时间数字转换器进行第二次采样。

为了达到上述目的，本发明通过以下技术方案实现：

一种具有高精度时间数字转换器的倍数延迟锁相环，包含时间数字转换器处理模块、数模转换器、压控振荡器、分频器、数字控制电路和数据选择器，时间数字转换器处理模块设置有依次相连的粗调时间数字转换器、数字时间转换器、减法器和脉冲缩小型时间数字转换器；其中，所述粗调时间数字转换器输入有倍数延迟锁相环的参考时钟信号和倍数延迟锁相环的上一反馈的输出信号，并将该参考时钟信号和该输出信号两者输入的时间差转换成对应的数字信号并输出至所述数字时间转换器，将该数字信号还原成时域信号，所述数字时间转换器将该还原后的时域信号输出至所述减法器且与所述参考时钟信号进行相减得到所述粗调时间数字转换器的相位差，所述减法器将得到的相位差发送至所述脉冲缩小型时间数字转换器得到脉冲输出信号，最后将数字信号和脉冲输出信号送入所述数模转换器得到模拟输出信号，用于控制与所述数模转换器相连的压控振荡器的输出信号的频率。

优选地，所述模拟输出信号为电压信号。

优选地，所述粗调时间数字转换器的输入范围在相同的比特数目下大于所述脉冲缩小型时间数字转换器的输入范围。

优选地，所述粗调时间数字转换器为快闪时间数字转换器。

优选地，所述脉冲缩小型时间数字转换器包含：

一条延时链，包含多级缓冲器，每级缓冲器由具有不同延时的两个反相器组成；所述延时链的输入端输入前一级的所述减法器的相位差，该相位差经过所述延时链中的每一级缓冲器的延时逐渐减小，直至到最后一级缓冲器；

一D型触发器，其输入端与所述延时链的输出端连接，其采集所述延时链每一级缓冲器输出的脉冲信号，最终得到所述脉冲缩小型时间数字转换器输出的脉冲输出信号。

优选地，所述脉冲缩小型时间数字转换器计算的公式是T＝N*dt+error，其中，T代表的是相位差，N代表的是D型触发器输出为1的个数，dt是脉冲缩小型时间数字转换器的精度，error是脉冲缩小型时间数字转换器的量化误差。

与现有技术相比，本发明的有益效果为：(1)本发明的高精度时间数字转换器模块应用于倍数延迟锁相环中，通过采样-提取-采样的方式，提高时间数字转换器的精度来改善量化噪声；(2)本发明使用脉冲缩小型时间数字转换器可以省略时间放大器的使用以及上升和下降沿的撷取，直接将相位差输入至脉冲缩小型时间数字转换器进行第二次采样，不需要额外使用时间放大器将相位差放大，改善时间数字转换模块的线性度以及其输入范围，可以避免使用时间放大器而造成的非线性特性。

附图说明

图1为本发明的具有高精度时间数字转换器的倍数延迟锁相环架构图；

图2为本发明的脉冲缩小型时间数字转换器架构图。

图中，11.时间数字转换器处理模块；111.粗调时间数字转换器；112.数字-时间转换器；114.脉冲缩小型时间数字转换器；12.数模转换器；13.压控振荡器；14.数字控制电路；15.数据选择器；16.分频器；21.缓冲器(由两个不同延时的反相器组成的缓冲器)；22.D型触发器。

具体实施方式

通过阅读参照图1-图2所作的对非限制性实施例所作的详细描述，本发明的特征、目的和优点将会变得更明显。参见示出本发明实施例的图1-图2，下文将更详细的描述本发明。然而，本发明可以由许多不同形式实现，并且不应解释为受到在此提出的实施例的限制。

如图1-图2所示，本发明提供了一种具有高精度时间数字转换器的倍数延迟锁相环包含时间数字转换器处理模块11、数模转换器12、数据选择器15、压控振荡器13、分频器16、数字控制电路14。

时间数字转换器处理模块11与数模转换器12连接，数模转换器12与压控振荡器13连接。时间数字转换器处理模块11通过采样-提取-采样的方式，经过第一次采样得到信号输入的时间差的数字信号，提取时间数字转换器上的量化噪声，并对该量化噪声进行第二次采样，并输出对应的数字信号至数模转换器12中得到模拟输出信号(例如电压形式的信号)，用以调整压控振荡器13输出信号的频率，降低压控振荡器13的输出信号频率和输入参考信号频率的误差。

压控振荡器13输出到时间数字转换器处理模块11的反馈支路上插入有分频器16，从而得到本发明的倍频延迟锁相环，倍频次数等于分频器16的分频次数。锁相倍频的优点是频谱纯度很纯，且倍频次数可做得很高。

如图1所示，时间数字转换器处理模块11包含依次相连的粗调时间数字转换器111、数字时间转换器112、减法器113、脉冲缩小型时间数字转换器114。

本发明的倍数延迟锁相环输入有参考时钟信号REF，倍数延迟锁相环输出信号OUT，该参考时钟信号REF和输出信号OUT同时输入时间数字转换器处理模块11的粗调时间数字转换器111中，粗调时间数字转换器111将参考时钟信号REF和输出信号OUT两者输入的时间差转换成数字信号Cout并输出至数字时间转换器112，将该数字信号Cout还原成时域信号，数字时间转换器112继续将该还原后的时域信号输出至减法器113并与参考时钟信号REF进行相减得到粗调时间数字转换器111的相位差(即量化噪声)，减法器113将得到的相位差发送至脉冲缩小型时间数字转换器114得到输出信号PSout，最后将输出信号Cout和输出信号PSout送入数模转换器12得到模拟输出信号DACsum，用于控制压控振荡器13(VCO)的输出信号OUT的频率。

其中，图1中的sel为数据选择器15的输入信号，主要是用来决定数据选择器15的输出使用的是参考时钟信号REF还是输出信号OUT。本发明的倍数延迟锁相环的功能就是在固定的周期内注入一个新的参考时钟信号至压控振荡器13，这个机制主要是用来降低整个倍数延迟锁相环产生的抖动，因为如果不输入一个新的参考时钟的话，压控振荡器13产生的抖动会一直累积，造成整体电路产生的抖动越来越大。根据上述的机制，数字控制电路14主要是用来产生一个sel信号控制数据选择器15，而控制数据选择器15则是借由sel信号决定其输出是REF或者是OUT信号。

本发明的脉冲缩小型时间数字转换器114主要作用是决定时间数字转换器处理模块11的精度，粗调时间数字转换器111主要是增加时间数字转换器模块11的输入范围。其中，脉冲缩小型时间数字转换器114的精度较粗调时间数字转换器111高，因此在粗调时间数字转换器111和脉冲缩小型时间数字转换器114具有相同比特数目下，脉冲缩小型时间数字转换器114的输入范围较粗调时间数字转换器111小，于是本发明需要增加粗调时间数字转换器111保证整个时间数字转换器处理模块11的输入范围。

优选地，粗调时间数字转换器111为快闪时间数字转换器，因此可以用来增加本发明的倍数延迟锁相环的时间数字转换器的输入范围。

如图2所示为本发明的脉冲缩小型时间数字转换器架构图。本发明的脉冲缩小型时间数字转换器114为一种高精度的时间数字转换器，其包含一条延时链和一D型触发器22。其中，该延时链包含多级缓冲器21，每级缓冲器21包含两个不同延时的反相器，这两个反相器的延时分别为t1和t2。其中，td＝t1-t2，td为脉冲缩小型时间数字转换器精度，因此只要针对延时链中的两个反相器去设计即可得到本发明所需要的精度。同时，本发明因反相器不匹配的产生而造成的延时误差较典型的游标型时间数字转换器低，且功耗和面积消耗也较小。

如图2所示，脉冲缩小型时间数字转换器114的输入信号din为前一级以XOR闸组成的减法器113的输出脉冲，该输出脉冲代表粗调时间数字转换器111输出经过数字时间转换器112还原并与参考时钟信号REF相减所得到的相位差，也代表粗调时间数字转换器111的量化误差(即量化噪声)。脉冲缩小型时间数字转换器114的输入信号din经过延时链中的每一级缓冲器的延时慢慢变小(例如PS0>PS1>PS2>……>PSn)，此时将所得到的每一级缓冲器而缩小后的脉冲由D型触发器22进行采样，即可得到脉冲缩小型时间数字转换器114的数字输出信号PSout，该PSout是指多个输出，即PS0、PS1、PS2、……和PSn。

其中，脉冲缩小型时间数字转换器114计算的公式是T＝N*dt+error，其中，T代表的是相位差，N代表的是D型触发器输出为1的个数，dt是脉冲缩小型时间数字转换器114的精度，error是脉冲缩小型时间数字转换器的量化误差，例如，假设输入的相位差大概是23ps，脉冲缩小型时间数字转换器114的精度dt为5ps，那通过公式可以知道N＝4，error＝3ps，也就代表脉冲缩小型时间数字转换器114的输出PS0-PS3为1，其他PS4-PSn为0，量化误差为3ps。

综上所述，在数字倍数延迟锁相环的设计中，其噪声主要来自于时间数字转换的量化噪声，本发明提出的倍数延迟锁相环中的时间数字转换器处理模块，通过采样(即上述的粗调时间数字转换器111将参考时钟信号REF和输出信号OUT两者输入的时间差转换成数字信号Cout)-提取(即上述的数字时间转换器112将该数字信号Cout还原成时域信号，数字时间转换器112继续将该还原后的时域信号输出至减法器113并与参考时钟信号REF进行相减得到粗调时间数字转换器111的相位差)-采样(即上述的相位差发送至脉冲缩小型时间数字转换器114得到输出信号PSout)的方式，提高时间数字转换器的精度来改善量化噪声，此外本发明使用脉冲缩小型时间数字转换器，不需要额外使用时间放大器将相位差放大，时间数字转换器处理模块的线性度增加，输入范围也可以加大，即本发明取代了时间放大器，则可以避免使用时间放大器而造成的非线性特性。

尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。