时钟数据恢复电路结构及数字化时钟数据恢复方法

技术领域

本发明涉及数字通信技术领域，特别涉及数字信息传输中的时钟数据恢复技术领域，具 体是指一种时钟数据恢复电路结构及数字化时钟数据恢复方法。

背景技术

现代通信系统中，串行数据通信能节约连线资源，对信号幅度的要求小，且信号之间的 串扰小，传输速率高，广泛应用于各种高速通信标准，如以太网、光纤通信、背板总线等。 在串行通信系统中，时钟数据恢复电路在接收器中起着关键的作用。它从输入的串行数据流 中提取出时钟并恢复出数据，时钟数据恢复电路的性能直接制约着通信的质量。

传统的时钟数据恢复电路，如图1所示，一般由两个环路组成，一个是频率锁定环路， 包括分频器、鉴频鉴相器、电荷泵、环路滤波器以及压控振荡器VCO（voltage controlled oscillator）；另一个是相位恢复环路，包括鉴相器、电荷泵、环路滤波器、压控振荡器。传统 时钟数据恢复电路结构中，电荷泵、环路滤波器和压控振荡器等模块属于模拟电路。模拟电 路在深亚微米工艺下的设计难度增加、工艺移植也很困难，因此目前的时钟数据恢复电路也 往数字化的方向发展。

中国专利200410006160（公开日为2005年1月5日）公开了一种时钟恢复的数字化实 现方法，其方案如图2所示。这项专利首先将数字通信中的输入信号与恢复时钟进行比相， 得到相位误差信号；利用数字信号处理对相位误差进行滤波，以滤出相位误差信号中的干扰 和噪声，得到平滑后的相位误差值；对相位误差值通过总和—增量量化方法进行定时综合， 以得到调整指令；用调整指令对设定的参考时钟和恢复时钟的任何一个进行调整，得到调整 时钟，将调整时钟与另一个未调整的时钟信号进行锁相，滤出调整量化中产生的高频分量， 得到恢复时钟。这项专利的方案存在以下缺点：（1）完全基于数字信号处理的方法，实现数 字滤波和锁相滤波的电路复杂，电路面积大，功耗大；（2）恢复时钟由参考时钟分频产生， 即需要一个高频时钟作为参考时钟。

发明内容

本发明的目的是克服了上述现有技术中的缺点，提供一种直接定位串行输入数据的跳变 沿，从而在参考时钟频率与恢复时钟频率相差不大的情况下，利用该跳变沿确定恢复时钟和 恢复数据，且电路结构简单，设计方法简便，易于集成到串行数据接收器中，且应用范围广 泛的时钟数据恢复电路结构及数字化时钟数据恢复方法。

为了实现上述的目的，本发明的时钟数据恢复电路结构具有如下构成：

该时钟数据恢复电路结构包括：数据沿位置检查模块、恢复时钟选定模块、时钟毛刺过 滤模块和D触发器。

其中，数据沿位置检查模块连接外部的串行输入数据以及16个相位时钟，用以根据所述 的16个相位时钟检查所述的串行输入数据的当前数据沿位置，并根据所述的当前数据沿位置 与历史数据沿位置确定恢复时钟选择控制信号和时钟毛刺过滤控制信号，并输出；恢复时钟 选定模块连接所述的16个相位时钟及所述的数据沿位置检查模块输出的恢复时钟选择控制 信号，根据所述的恢复时钟选择控制信号在所述的16个相位时钟中选择相应的恢复时钟，并 输出；时钟毛刺过滤模块根据所述的数据沿位置检查模块输出的时钟毛刺过滤控制信号及所 述的恢复时钟选定模块输出的恢复时钟，对所述的恢复时钟进行毛刺过滤，输出过滤后的恢 复时钟；D触发器根据所述的时钟毛刺过滤模块输出的恢复时钟及所述的串行输入数据，产 生并输出恢复数据。

该时钟数据恢复电路结构中，所述的数据沿位置检查模块包括多级采样寄存器，用以对 所述的串行输入数据进行采样，并将前两级寄存器同步到16个相位时钟中的第一个时钟域。

该时钟数据恢复电路结构中，所述的数据沿位置检查模块还包括异或运算电路，用以确 定所述的16个相位时钟中的两个相位之间输入数据沿的位置。

该时钟数据恢复电路结构中，所述的16个相位时钟为CLK_0、CLK_22、CLK_45、 CLK_67、CLK_90、CLK_112、CLK_135、CLK_157、CLK_180、CLK_202、CLK_225、CLK_247、 CLK_270、CLK_292、CLK_315和CLK_337。

本发明还提供一种利用所述的时钟数据恢复电路结构实现数字化时钟数据恢复的方法， 该方法包括以下步骤：

（1）所述的数据沿位置检查模块接收到外部串行输入数据和16个相位时钟；

（2）所述的数据沿位置检查模块根据所述的16个相位时钟检查所述的串行输入数据的 当前数据沿位置；

（3）所述的数据沿位置检查模块根据所述的当前数据沿位置与历史数据沿位置确定恢复 时钟选择控制信号，并输出；

（4）所述的数据沿位置检查模块根据所述的当前数据沿位置与历史数据沿位置确定时钟 毛刺过滤控制信号，并输出；

（5）所述的恢复时钟选定模块根据所述的恢复时钟选择控制信号在所述的16个相位时 钟中选择相应的恢复时钟，并输出；

（6）所述的时钟毛刺过滤模块根据所述的时钟毛刺过滤控制信号对所述的恢复时钟进行 毛刺过滤，并输出过滤后的恢复时钟；

（7）所述的D触发器根据所述的时钟毛刺过滤模块输出的恢复时钟及所述的串行输入 数据，产生并输出恢复数据。

该实现数字化时钟数据恢复的方法中，所述的数据沿位置检查模块还包括异或运算电路， 所述的步骤（2）具体包括以下步骤：

（21）所述的异或运算电路检查所述的16个相位时钟中的两个相位之间是否存在输入数 据沿；

（22）若存在，则认为所述的输入数据沿位于所述的两个相位中相位偏小的位置；

（23）将所述的相位偏小的位置作为当前数据沿位置。

该时钟数据恢复电路结构中，所述的数据沿位置检查模块根据所述的当前数据沿位置与 历史数据沿位置确定恢复时钟选择控制信号，具体为：所述的数据沿位置检查模块根据当前 数据沿位置和历史数据沿位置，选择相应相位的时钟作为恢复时钟，并输出选择该恢复时钟 的控制信号。

该时钟数据恢复电路结构中，所述的步骤（4）具体包括以下步骤：

（41）所述的数据沿位置检查模块比较所述的当前数据沿位置和历史数据沿位置，若当 前数据沿位置小于历史数据沿位置，则不需要过滤恢复时钟；若当前数据沿位置大于历史数 据沿位置，则进入步骤（42）；

（42）当数据沿在0～180度相位时，所述的数据沿位置检查模块产生一个清0门控信号， 并发送至所述的时钟毛刺过滤模块；当数据沿在180～360度相位时，所述的数据沿位置检查 模块产生一个置1门控信号，并发送至所述的时钟毛刺过滤模块。

该时钟数据恢复电路结构中，所述的16个相位时钟为CLK_0、CLK_22、CLK_45、 CLK_67、CLK_90、CLK_112、CLK_135、CLK_157、CLK_180、CLK_202、CLK_225、CLK_247、 CLK_270、CLK_292、CLK_315和CLK_337；所述的数据沿位置检查模块产生一个清0门控 信号，具体为：所述的数据沿位置检查模块利用CLK_225和CLK_315相位时钟产生一个清 0门控信号；所述的数据沿位置检查模块产生一个置1门控信号，具体为：所述的数据沿位 置检查模块利用CLK_225和CLK_315相位时钟产生一个置1门控信号。

采用了该发明的时钟数据恢复电路结构及数字化时钟数据恢复方法，其电路结构包括数 据沿位置检查模块、恢复时钟选定模块、时钟毛刺过滤模块和D触发器，数据沿位置检查模 块根据16个相位时钟检查串行输入数据的当前数据沿位置，确定恢复时钟选择控制信号和时 钟毛刺过滤控制信号；恢复时钟选定模块根据恢复时钟选择控制信号在所述的16个相位时钟 中选择相应的恢复时钟；并由时钟毛刺过滤模块输出过滤后的恢复时钟；D触发器则输出恢 复数据。从而利用直接定位串行输入数据的跳变沿，在参考时钟频率与恢复时钟频率相差不 大的情况下，确定恢复时钟和恢复数据，本发明的时钟数据恢复电路结构及数字化时钟数据 恢复方法，其电路结构简单，设计方法简便，易于集成于串行数据接收器，且应用范围较为 广泛。

附图说明

图1为现有技术中的传统的时钟数据恢复电路示意图。

图2为现有技术中的时钟恢复的数字化实现方法的示意图。

图3为本发明的时钟数据恢复电路结构示意图。

图4为本发明的时钟数据恢复电路结构中的数据沿位置检查逻辑的结构图。

图5采用本发明的时钟数据恢复电路结构的100BASE-FX PHY物理层芯片示意图。

具体实施方式

为了能够更清楚地理解本发明的技术内容，特举以下实施例详细说明。

请参阅图3所示，为本发明的时钟数据恢复电路结构示意图。

在一种实施方式中，该时钟数据恢复电路结构包括：数据沿位置检查模块、恢复时钟选 定模块、时钟毛刺过滤模块和D触发器。

其中，数据沿位置检查模块连接外部的串行输入数据以及16个相位时钟，用以根据所述 的16个相位时钟检查所述的串行输入数据的当前数据沿位置，并根据所述的当前数据沿位置 与历史数据沿位置确定恢复时钟选择控制信号和时钟毛刺过滤控制信号，并输出；恢复时钟 选定模块连接所述的16个相位时钟及所述的数据沿位置检查模块输出的恢复时钟选择控制 信号，根据所述的恢复时钟选择控制信号在所述的16个相位时钟中选择相应的恢复时钟，并 输出；时钟毛刺过滤模块根据所述的数据沿位置检查模块输出的时钟毛刺过滤控制信号及所 述的恢复时钟选定模块输出的恢复时钟，对所述的恢复时钟进行毛刺过滤，输出过滤后的恢 复时钟；D触发器根据所述的时钟毛刺过滤模块输出的恢复时钟及所述的串行输入数据，产 生并输出恢复数据。

利用该实施方式所述的时钟数据恢复电路结构实现数字化时钟数据恢复的方法包括以下 步骤：

（1）所述的数据沿位置检查模块接收到外部串行输入数据和16个相位时钟；

（2）所述的数据沿位置检查模块根据所述的16个相位时钟检查所述的串行输入数据的 当前数据沿位置；

（3）所述的数据沿位置检查模块根据所述的当前数据沿位置与历史数据沿位置确定恢复 时钟选择控制信号，并输出；

（4）所述的数据沿位置检查模块根据所述的当前数据沿位置与历史数据沿位置确定时钟 毛刺过滤控制信号，并输出；

（5）所述的恢复时钟选定模块根据所述的恢复时钟选择控制信号在所述的16个相位时 钟中选择相应的恢复时钟，并输出；

（6）所述的时钟毛刺过滤模块根据所述的时钟毛刺过滤控制信号对所述的恢复时钟进行 毛刺过滤，并输出过滤后的恢复时钟；

（7）所述的D触发器根据所述的时钟毛刺过滤模块输出的恢复时钟及所述的串行输入 数据，产生并输出恢复数据。

在一种较优选的实施方式中，所述的数据沿位置检查模块包括多级采样寄存器，用以对 所述的串行输入数据进行采样，并将前两级寄存器同步到16个相位时钟中的第一个时钟域。 所述的数据沿位置检查模块还包括异或运算电路，用以确定所述的16个相位时钟中的两个相 位之间输入数据沿的位置。

在利用该较优选的实施方式所述的时钟数据恢复电路结构实现数字化时钟数据恢复的方 法中，所述的步骤（2）具体包括以下步骤：

（21）所述的异或运算电路检查所述的16个相位时钟中的两个相位之间是否存在输入数 据沿；

（22）若存在，则认为所述的输入数据沿位于所述的两个相位中相位偏小的位置；

（23）将所述的相位偏小的位置作为当前数据沿位置。

步骤（3）中所述的数据沿位置检查模块根据所述的当前数据沿位置与历史数据沿位置确 定恢复时钟选择控制信号，具体为：所述的数据沿位置检查模块根据当前数据沿位置和历史 数据沿位置，选择相应相位的时钟作为恢复时钟，并输出选择该恢复时钟的控制信号。

且所述的步骤（4）具体包括以下步骤：

（41）所述的数据沿位置检查模块比较所述的当前数据沿位置和历史数据沿位置，若当 前数据沿位置小于历史数据沿位置，则不需要过滤恢复时钟；若当前数据沿位置大于历史数 据沿位置，则进入步骤（42）；

（42）当数据沿在0～180度相位时，所述的数据沿位置检查模块产生一个清0门控信号， 并发送至所述的时钟毛刺过滤模块；当数据沿在180～360度相位时，所述的数据沿位置检查 模块产生一个置1门控信号，并发送至所述的时钟毛刺过滤模块。

在一种更优选的实施方式中，所述的16个相位时钟为CLK_0、CLK_22、CLK_45、 CLK_67、CLK_90、CLK_112、CLK_135、CLK_157、CLK_180、CLK_202、CLK_225、CLK_247、 CLK_270、CLK_292、CLK_315和CLK_337。

所述的数据沿位置检查模块将前两级寄存器同步到16个相位时钟中的第一个时钟域，具 体为，所述的数据沿位置检查模块将前两级寄存器同步到CLK_0时钟域。

而步骤（42）中所述的数据沿位置检查模块产生一个清0门控信号，具体为：所述的数 据沿位置检查模块利用CLK_225和CLK_315相位时钟产生一个清0门控信号；所述的数据 沿位置检查模块产生一个置1门控信号，具体为：所述的数据沿位置检查模块利用CLK_225 和CLK_315相位时钟产生一个置1门控信号。

在实际应用中，本发明的时钟数据恢复电路结构所实现的数字化时钟数据恢复方法包括 以下内容：

1、用一个锁相环（phase-locked loop，PLL）产生16个相位的时钟，分别记为CLK_0、 CLK_22、CLK_45、CLK_67、CLK_90、CLK_112、CLK_135、CLK_157、CLK_180、CLK_202、 CLK_225、CLK_247、CLK_270、CLK_292、CLK_315、CLK_337（其中，“CLK_”后面的 数字表示相位度数，例如“CLK_180”表示180度相位时钟）；

2、用上述的16个相位时钟作为采样寄存器的时钟，分别采样串行输入数据。为消除亚 稳态，采样寄存器的前两级实现同步功能和采样功能。为方便EDA（Electronic Design Automatic，电子设计自动化）工具分析，采样结果经两级寄存器同步到CLK_0时钟域；

3、相邻相位的两个采样结果进行异或运算，检查在两个相位之间是否存在输入数据沿， 从而确定数据沿的位置。如果两个相位间存在数据沿，则认为数据沿在偏相位小的位置。例 如，如果CLK_45和CLK_67检查到两者之间有一个数据沿，则认为数据沿在CLK_45位置， 即与CLK_45的上升沿对齐，具体的数据沿位置检查逻辑如图所示；

4、根据当前检查出的数据沿的位置（以下称：当前位置）和之前检查出的数据沿的位置 （以下称：历史位置），选择相应相位的时钟作为恢复时钟；

5、如果当前位置小于历史位置，数据沿往相位值小的方向调整，表示串行数据的隐含时 钟频率大于本地锁相环的时钟频率；此时不会出现毛刺时钟，不需要修整恢复时钟；

6、如果当前位置大于历史位置，数据沿往相位值大的方向调整，表示串行数据的隐含时 钟频率效率本地锁相环的时钟频率；此时可能出现毛刺时钟，需要修整恢复时钟；修整的方 法是：数据沿在0~180度相位时，用CLK_225&CLK_315产生一个清0门控信号，消除毛刺 时钟；数据沿在180~360度相位时，用CLK_225&CLK_315产生一个置1门控信号，消除毛 刺时钟。

实际应用中，本发明的时钟数据恢复电路结构能够如图5所示的方便地整合于 100BASE-FX PHY（光纤上实现的100Mbps以太网标准的物理层芯片）。100BASE-FX PHY 是组建百兆光纤以太网的重要组件，随着光纤到户工程的推进，100BASE-FX PHY具有良好 的市场前景。100BASE-FX PHY以全双工方式收发数据，光纤上传输信号的速率是125Mbps， 传输信号的编码方式是NRZI（Non-Return-to-Zero Inverted，倒转不归零）编码。100BASE-FX PHY的发送通路需要PLL产生125MHz时钟。发送通路的PLL同时产生16个相位的时钟， 供接收通路恢复时钟，具体结构框图见图5所示，采用本发明的时钟数据恢复电路结构及数 字化时钟数据恢复方法设计其中的时钟恢复电路。

本发明所能解决的技术问题及产生的有益效果包括以下几个方面：

1、时钟数据恢复电路要求从串行数据流中恢复出时钟和数据，恢复出的时钟供数据接收 通路使用，恢复出来的数据经串并转换后，送上层协议模块处理；

2、时钟数据恢复电路的结构简单。时钟数据恢复电路的结构越简单，实现时钟数据恢复 功能所需的晶体管数量就越少，这样芯片的面积就越小，芯片成本减少，此外功耗也将减小， 利用本发明，可有效减小时钟恢复电路的面积。以100BASE-FX PHY在0.18um混合信号工 艺下实现时钟恢复为例，基于该方法的实现只需204um×96um；相较于采用传统的PLL实现 所需面积为551um×273um，本发明的恢复电路的面积减小87%。

3、能够在参考时钟频率与恢复时钟频率相差不大的情况下恢复出时钟和数据，在现有技 术部分所提到的中国专利200410006160中，参考时钟是恢复时钟的N（N≥2）倍频，而本 发明能够在N＝1的情况下恢复出时钟和数据。

4、时钟数据恢复电路完全采用数字电路实现，并且支持标准的数字电路设计流程。标准 的数字电路设计流程采用EDA工具辅助设计，提供设计效率。时钟数据恢复电路采用数字电 路实现，并且支持数字设计流程，可以简化时钟数据恢复电路集成到串行数据接收器中的难 度，提高电路可靠性。

采用了该发明的时钟数据恢复电路结构及数字化时钟数据恢复方法，其电路结构包括数 据沿位置检查模块、恢复时钟选定模块、时钟毛刺过滤模块和D触发器，数据沿位置检查模 块根据16个相位时钟检查串行输入数据的当前数据沿位置，确定恢复时钟选择控制信号和时 钟毛刺过滤控制信号；恢复时钟选定模块根据恢复时钟选择控制信号在所述的16个相位时钟 中选择相应的恢复时钟；并由时钟毛刺过滤模块输出过滤后的恢复时钟；D触发器则输出恢 复数据。从而利用直接定位串行输入数据的跳变沿，在参考时钟频率与恢复时钟频率相差不 大的情况下，确定恢复时钟和恢复数据，本发明的时钟数据恢复电路结构及数字化时钟数据 恢复方法，其电路结构简单，设计方法简便，易于集成于串行数据接收器，且应用范围较为 广泛。

在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种 修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限 制性的。