基于延时信号的顺序等效采样电路及采样方法

技术领域

本发明涉及一种采样电路及采样方法，是一种高精度大量程步进延时信号 产生电路及方法，该项延时技术可以应用在周期性、高速测量仪器中，尤其是 采用顺序等效采样技术的仪器，可以提高延时精度，拓展总延时，改进仪器测 量精度。

背景技术

步进延时信号产生电路及方法广泛应用于顺序等效采样系统中。目前的采 样方法主要分为等效采样和实时采样，其中等效采样又分为顺序等效采样和随 机等效采样。顺序等效采样具有原理简单、等效速度快的优点，采样点以时间 为顺序，易于实现波形恢复。

目前，有两大类产生步进延时信号的方法：快慢斜波比较法和可编程芯片 产生方法。快慢斜波比较法精度达到了10ps，但是其总延时过小，一般只在10ns 量级；可编程延迟芯片产生方法，最小延时步长达到了10ps，且稳定性好，但 是其总延时也只在10ns量级。一般通过可编程延迟芯片级联的方法，来增加总 延时。

现有的步进延时信号产生方法一般采用可编程延迟芯片，无法在保证延时 精度的同时，拓展总延时。如申请号为200910241534.2的专利申请“可动态校 准的高精度步进延迟产生方法”，利用了可编程延迟芯片SY89297U实现延时。 如申请号为200910214528.8的专利申请“一种可编程步进延时时基和采样系 统”，利用了5片细延时芯片MC100EP195进行级联，以达到拓展总延时的目的。

发明内容

本发明目的是提供一种细延时最小延时步长10ps，总延时512ns的基于延 时信号的顺序等效采样电路及采样方法，本发明采用粗细延时结合的方法，结 合了细延时的延时步长小、粗延时的延时范围大的特点，具有低成本、延时步 长小和总延时长的特点，可以应用在顺序等效采样系统中，其解决了现有技术 不能同时兼顾细延时最小延时步长和总延时的技术问题。

本发明的技术解决方案是：

一种基于延时信号的顺序等效采样电路，其特殊之处是，包括用于产生信 号的信号模块U1、用于时钟去抖和延时的控制模块U2以及延时模块U3；

所述延时模块U3包括粗延时单元P3、电平转换单元P4、细延时单元P5； 所述粗延时单元P3采用可编程延迟线，用于对输入的信号进行粗延时；所述细 延时单元P5采用一片Onsemi公司的MC100EP195B芯片，用于对输入的信号进 行细延时；所述电平转换单元P4用于将粗延时单元P3的输出信号转换为细延 时单元P5需要的电平并输出至细延时单元P5；

所述控制模块U2包括去抖单元P1、控制单元P2；所述去抖单元P1采用PLL 锁相环，用于有效降低信号模块U1输出信号的抖动；所述控制单元P2采用FPGA； 所述控制模块U2用于控制延时模块U3的延时步长，对去抖单元P1的输出信号 进行总延时；

所述信号模块U1输出信号通过控制模块U2的全局时钟输入引脚进入去抖 单元。

上述粗延时单元P3采用一片Maxim公司的可编程延迟线DS1123L。

上述粗延时单元P3采用多片级联的Maxim公司的可编程延迟线DS1123L。

上述电平转换单元P4采用了TI公司的SN65EPT22芯片，用于将粗延时单 元P3的输出LVCOMS信号转换为差分LVPECL信号并输出至细延时单元P5；所述 去抖单元P1采用型号为EP3C16Q240的FPGA的PLL锁相环；所述控制单元P2 采用型号为EP3C16Q240的FPGA。

一种基于延时信号的顺序等效采样方法，包括以下步骤：

1）确定延时参数：

1.1）确定总延时；

1.2）根据总延时、粗延时的最小延时步长、粗延时的最小延时步长确定粗 延时的延时步长、细延时的延时步长；

1.3）根据总延时、粗延时的延时步长、细延时的延时步长确定粗延时量、 细延时量；

2）信号产生：

2.1）产生一个稳定的周期性信号；

2.2）利用PLL锁相环对周期性信号进行精确分频、倍频、去抖动，得到需 要的频率；

3）根据信号延时要求选择以下方式之一对去抖动后的周期性信号进行延 时：

方式一）根据确定的细延时的延时步长和细延时量对信号进行细延时；再 根据确定的粗延时的延时步长和粗延时量对细延时后的信号进行粗延时；

方式二）根据确定的粗延时的延时步长和粗延时量对信号进行粗延时；再 根据确定的细延时的延时步长和细延时量对粗延时后的信号进行细延时；

方式三）根据确定的粗延时的延时步长和粗延时量以及细延时的延时步长 和细延时量对去抖动后的周期性信号交替进行多次粗延时和细延时。

上述细延时的延时量与粗延时的延时步长相等。

本发明所具有的优点：

1、本发明采用了FPGA的全局时钟引脚引入信号模块（U1）产生的信号， 充分利用了FPGA内部丰富的全局时钟布线资源，并经过FPGA内部的PLL对信 号进行去抖动，将信号从全局时钟引脚输出，有效降低了信号的抖动；

2、本发明的延时模块U3中的细延时单元P5采用的细延时芯片为Onsemi 公司的MC100EP195B，该型芯片具有温度补偿功能，相对于其它可编程延迟芯片， 具有更小的抖动（jitter）和积分非线性（INL）；

3、本发明的延时模块U3中的粗延时单元P3采用的粗延时芯片为Maxim公 司的DS1123L，该型芯片可以与细延时芯片实现量程衔接，扩展总延时；

4、本发明的延时模块U3中的电平转换单元P4的电平转换芯片采用了Ti 公司的SN65EPT22芯片，该芯片的jitter很小，采用了差分LVPECL电平输出， 对输出布线采用特性阻抗控制，可以降低信号畸变；

5、将粗延时单元P3放在电平转换单元P4、细延时单元P5之前，利用细延 时单元P5输出信号的快上升沿特性，可以有效降低输出延时信号的抖动，提升 信号质量；

6、本发明采用FPGA对延时模块U3进行控制，可以有效实现粗细延时单元 之间的时序匹配，增强系统的可扩展型；

7、粗延时单元P3最小延时步长2ns，能产生2ns倍数的延时步长，细延时 单元P5最小延时步长10ps，能产生10ps倍数的延时步长，粗细延时芯片级联 进行延时，既可以对信号进行顺序延时输出，也可以对信号进行指定延时输出， 同时，延时步长延时精度小至2ns。该延时信号产生方法既可以产生一系列顺序 延时波形应用于顺序等效采样，也可以将信号延时到指定时间进行输出；

8、本发明采用的粗延时单元P3可以级联，通过级联可以拓展总延时，达 到更高的延时；

9、本发明粗细延时级联进行大范围、高精度的延时信号输出，在大延时范 围内，其应用广泛，而且设计简易，可靠性高，性价比高。

附图说明

图1为本发明原理图；

图2为本发明控制模块框图；

图3为本发明延时模块框图；

图4为可编程延迟线和可编程延迟芯片的时序控制流程图。

图5为粗细延时原理图，横向为时间轴。

图6为基于延时信号的顺序等效采样方法原理图。

具体实施方式

本发明用于产生高精度大量程步进延时信号，步进延时信号产生电路及方 法广泛应用于顺序等效采样系统中。参见图1，该产生电路包括用于产生信号的 信号模块U1、用于时钟去抖和延时调节的控制模块U2、延时模块U3。

控制模块U2包括了去抖单元P1、控制单元P2，参见图2。控制模块U2采 用了Altera公司的Cyclone III系列FPGA中的EP3C16Q240，去抖单元P1利用 该型号FPGA内部的PLL IP核可以对输入信号进行精确分频、倍频，并降低输 出抖动，提高信号质量。控制单元P2主要作用有：通过FPGA的逻辑功能对粗 延时单元P3、细延时单元P5进行延时步长的调节、控制，通过FPGA内部逻辑 资源实现延时调节信号的输出，并控制输出信号之间的时序，保证各延时单元 工作正常。

延时模块U3包括粗延时单元P3、电平转换单元P4、细延时单元P5，参见 图3。粗延时单元P3采用了Maxim公司的可编程延迟线DS1123L，该延迟线可 以对信号进行粗延时，粗延时最小延时步长2ns，总延时512ns，延时256步。 电平转换单元P4采用了TI公司的SN65EPT22芯片，主要是对粗延时单元P3输 出的LVCMOS电平信号进行转化，将其转换成细延时单元需要的差分LVPECL电 平，实现电平兼容。细延时单元P5采用了Onsemi公司的MC100EP195B芯片， 对信号进行细延时，细延时最小延时步长10ps，总延时10240ps（10.24ns）， 延时1024步。

将信号模块U1输出信号通过控制模块U2单元的全局时钟输入引脚进入到 PLL中，利用U2内部丰富的全局时钟布线资源，再经过PLL的去抖动，可以进 一步降低U2输出信号的抖动，使输出信号抖动远小于细延时最小延时步长。

控制模块U2对延时模块U3的延时步长和总延时进行控制，通过延时调节 信号的输出，控制粗细延时步长和总延时，可以实现细延时最小延时步长10ps， 总延时512ns。

延时模块U3采用了粗延时单元P3、细延时单元P5相结合的方法，细延时 单元P5最大延时范围10240ps（10.24ns），粗延时单元P3的粗延时最小延时步 长为2ns。因此，粗细延时之间可实现量程衔接。例如，可以将细延时的延时范 围设定为8ns，那么粗延时的延时步长也为8ns。细延时单元P5采用了Onsemi 公司的MC100EP195B系列延迟芯片，该型芯片具有温度补偿功能，可以最大限 度地保证延时精度。

延时模块U3中的粗延时单元P3、细延时单元P5的粗细延时步长和总延时 可以调节，如图5所示，粗延时单元P3最小延时步长2ns，能产生2ns倍数的 粗延时步长，细延时单元P5最小延时步长10ps，能产生10ps倍数的细延时步 长。

细延时单元P5的延时步长可以通过控制模块U2进行调节，可以实现延时 步长10ps、20ps、30ps等。粗延时单元P3的总延时可以通过级联进行拓展， 一片DS1123L总延时512ns，两片DS1123L延迟芯片级联的总延时达到了1024ns， 依此类推，可以通过多片粗延时芯片级联实现总延时的更大拓展。

延时模块U3中的电平转换单元P4，其采用了TI公司的SN65EPT22芯片， 该型芯片的随机抖动典型值为0.2ps（25℃），最大值为0.8ps（25℃），该模块 附加在延时信号上的随机抖动可以忽略不计，最大程度保证了延时信号的质量。

电平转换单元P4输出信号电平为差分LVPECL，相对于其它差分电平，差分 LVPECL电平具有最快的速度，可以降低信号的抖动。对输出的LVPECL电平差分 信号的特性阻抗进行控制，有效降低了信号的反射，减小了信号畸变。

图6给出了基于延时信号的顺序等效采样方法，通过步进延时采样时钟信 号对待采样信号进行采样，最后得到了在时域展宽的信号，如果将采样到的信 号在时域上进行压缩，那么压缩后的信号性质和待采样信号是相同的。

本发明针对现有技术存在的问题，采用PLL锁相环对信号进行处理，降低 信号抖动；通过可编程延迟线的粗延时和可编程延迟芯片的细延时相互结合， 在保证最小延时步长的同时拓展了总延时。

本发明方法包括信号产生、信号去抖动、粗细延时调节等步骤：

信号产生模块通过外部提供一个稳定的周期性信号源。

信号产生后，从FPGA的全局时钟引脚进入到FPGA内部的PLL锁相环之中， 通过在PLL锁相环中锁相环路进一步降低信号的抖动，使得信号的抖动远低于 细延时最小延时步长。

FPGA的PLL输出的LVCMOS电平的信号直接进入到粗延时的DS1123L输入引 脚。DS1123L输出的粗延时信号进入到电平转换芯片SN65EPT22中，经过电平转 环，输出差分LCPECL电平信号，进入到细延时芯片MC100EP195B中，输出差分 LVPECL电平。如果需要单端输出或者其它电平延时信号，亦可以通过电平转换 芯片来完成电平转换，将MC100EP195B输出的差分电平转换为需要的电平，例 如采用SN65EPT23将差分LVPECL电平信号转换成LVTTL电平，或者通过 SN65CML100将差分LVPECL电平信号转换成差分CML电平。需要指出的是，电平 转换的过程会有抖动附加在延时信号上，对信号质量有一定影响。

粗细延时调节主要通过FPGA来完成。以细延时的延时步长10ps（此时，细 延时的延时步长等于细延时的最小延时步长），细延时800步，800×10ps=8ns， 粗延时的延时步长8ns（此时，粗延时的延时步长等于粗延时的最小延时步长的 4倍），64步，64×8ns=512ns。FPGA对延时模块的控制流程如图4所示。具体 控制过程：

1、上电，确定延时模块的细延时的延时步长、粗延时的延时步长和总延时；

2、控制粗、细延时单元延时，起始时，粗延时0ns，细延时的延时步长10ps， 细延时800步，如果细延时达到800步，则进行一次粗延时，否则继续细延时， 粗延时的延时步长8ns；

3、每次进行粗延时，确认粗延时是否达到了64步，如果达到，则停止延 时，如果没有达到，则继续进行延时；

通过粗、细延时相互结合，实现了细延时的延时步长10ps，总延时512ns。 总延时可以通过将粗延时芯片进行级联进行总延时拓展。细延时的延时步长也 可以通过FPGA控制实现，细延时的延时步长以10ps的整倍数增加。