对层间电介质进行可靠性分析的测试结构及测试方法

技术领域

本发明属于集成电路领域，涉及一种测试互连结构可靠性的结构和方法，特别是涉及一 种对层间电介质进行可靠性分析的测试结构及测试方法。

背景技术

集成电路已经从制造于单个硅芯片上的屈指可数的互连器件发展到上百万的器件。常规 集成电路所提供的性能和复杂度已远远超出最初的想象。为了提高复杂度和电路密度(即能 够封装于给定芯片面积中的器件的数量)，最小的器件特征尺寸(也称为器件“几何尺寸”) 已随着每代集成电路而变得越来越小。

由于集成电路制造中所使用的每个工艺均具有限度，因此，将器件制造得更小是非常有 挑战性的。集成电路中，作为常规隔离应用的浅沟道隔离(Shallow Trench Isolation，STI)也 在不断地向更小的尺寸发展，而较差的隔离会引发集成电路中工艺冗余不足，从而导致集成 电路可靠性性能下降，器件也将无法正常工作。因此集成电路中的隔离的可靠性越来越成为 决定集成电路有效的重要指标之一，尤其是多晶硅结构(poly)与接触线(contact)之间的 隔离的可靠性性能。

在集成电路器件结构中，层间电介质(Inter Layer Dielectric，ILD)是指金属间的绝缘层， 一般由SiO₂等非导电性材料组成，其作用是使同层或异层电路结构之间相互隔离。层间电介 质的可靠性对于半导体器件的性能是至关重要的，通常要求其在长时间或特定的工作条件下 具有良好的抗击穿性能。

因此，目前采用测试结构对预计在施加了电位差的器件中的层间电介质进行可靠性估计 的测试，该测试包括在芯片表面上向测试结构施加电压。这些测试结构并不是打算用于在芯 片的实际工作中运行的，其存在仅仅是为了使得能够施加电压以对预计会发生的不期望的层 间电介质击穿情况进行评估，从而进行层间电介质的可靠性检测。

对于多晶硅结构(poly)与接触线(contact)之间的层间电介质的可靠性测试，目前无法 在芯片的成品率测试(Circuit Probing)中进行检测，原因在于芯片成品率测试中只能通过功 能测试检测出影响芯片工作的功能性问题(例如意外导通)，因此，只能依据产品级可靠性测 试(Product Reliability Test)，即对经过封装后的晶圆进行测试，来验证层间电介质的可靠性， 不仅耗时而且会导致成本提升。

为了降低成本及减少耗时，现有的测试结构多数采用制程级的可靠性测试(Process Reliability Test)，如专利(申请号：CN200810033131.4)是对金属化层中位于金属条间的层间 电介质进行可靠性测试，但这种测试结构无法用于对位于金属化层之下的多晶硅结构与接触 线之间的层间电介质进行可靠性测试，换言之，现有的晶圆级可靠性测试(Wafer Level Process Reliability Test)，无法测试位于金属化层之下的的层间电介质的可靠性，其中，所述层间电介 质是位于多晶硅结构(poly)与接触线(contact)之间的层间电介质，且所述多晶硅结构及 接触线位于所述金属化层之下。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种对层间电介质进行可靠性分 析的测试结构及测试方法，用于填补现有技术中对位于金属化层之下的多晶硅结构与接触线 之间的层间电介质进行可靠性测试的空缺。

为实现上述目的及其他相关目的，本发明提供一种对层间电介质进行可靠性分析的测试 结构，所述测试结构至少包括：

形成于衬底上的多晶硅结构及绝缘介质结构；

第一接触线结构，一端连接于所述衬底上的绝缘介质结构；

第一金属条结构，连接于所述第一接触线结构的另一端，所述第一金属条结构用于连接 偏置电压；

第二接触线结构，一端连接于所述多晶硅结构；

第二金属条结构，连接于所述第二接触线结构的另一端，所述第二金属条结构用于连接 偏置电压；其中，相邻的第一金属条结构和第二金属条结构之间的距离大于相邻的第一接触 线结与多晶硅结构之间的距离；

层间电介质，覆盖于所述形成有多晶硅结构及绝缘介质结构的衬底上，且所述层间电介 质中形成有所述的第一接触线结构、第二接触线结构、第一金属条结构及第二金属条结构， 其中，所述层间电介质至少使所述多晶硅结构和第一接触线结构之间、所述第一接触线结构 和第二接触线结构之间、及第一金属条结构和第二金属条结构之间形成隔离；

所述测试结构对位于所述多晶硅结构与第一接触线结构之间的层间电介质进行检测。

可选地，所述测试结构位于晶圆的切割道处。

可选地，所述测试结构还包括连接所述第一金属条结构一端的第一垫片和连接所述第二 金属条结构一端的第二垫片，其中，所述第一垫片和第二垫片用于连接偏置电压。

可选地，所述第一金属条结构和第二金属条结构均为梳齿状条形结构，二者相互交叉形 成互不接触的指叉式结构。

可选地，所述第一金属条结构和第二金属条结构均为直线状条形结构，二者相互交叉形 成互不接触的指叉式结构。

可选地，所述第一金属条结构包括至少两条第一金属条，其中，所述第一垫片在横向上 的宽度大于所述的至少两条第一金属条在所述层间电介质中横向排列的宽度。

可选地，所述第二金属条结构包括至少两条第二金属条，其中，所述第二垫片在横向上 的宽度大于所述的至少两条第二金属条在所述层间电介质中横向排列的宽度。

可选地，所述第一接触线结构包括至少两条第一接触线，且各该第一接触线之间形成有 用于隔离的层间电介质；所述第二接触线结构包括至少两条第二接触线，且各该第二接触线 之间形成有用于隔离的层间电介质。

可选地，所述测试结构还包括形成于衬底上的有源区，其中，形成于所述有源区上的多 晶硅栅极为所述多晶硅结构，对所述有源区进行隔离的隔离结构为所述绝缘介质结构，所述 第一接触线结构的一端连接于所述隔离结构，所述第二接触线结构一端连接于所述多晶硅栅 极，所述层间电介质覆盖于所述有源区、隔离结构及多晶硅栅极上。

可选地，所述测试结构还包括位于所述有源区及多晶硅栅极之间的栅介质层。

可选地，所述测试结构还包括形成在所述栅介质层和多晶硅栅极侧面的侧墙结构。

本发明还提供一种对层间电介质进行可靠性分析的测试方法，所述测试方法至少包括以 下步骤：

1)提供一测试结构，所述测试结构包括：形成于衬底上的多晶硅结构及绝缘介质结构、 一端连接于所述绝缘介质结构的第一接触线结构，与所述第一接触线结构另一端相连接的第 一金属条结构、一端连接于所述多晶硅结构的第二接触线结构，与所述第二接触线结构另一 端相连接的第二金属条结构、覆盖于所述形成有多晶硅结构及绝缘介质结构的衬底上且形成 有所述第一接触线结构、第二接触线结构、第一金属条结构及第二金属条结构的层间电介质；

2)向所述第一金属条结构和第二金属条结构施加偏置电压，并检测所述第一金属条结构 和第二金属条结构的读出值，从而对位于所述多晶硅结构及第一接触线结构之间的层间电介 质进行检测。

可选地，所述偏置电压为以恒定步骤升高的电压。

可选地，所述偏置电压为恒定电压；所述测试结构所在的环境温度范围是80～150℃。

如上所述，本发明的对层间电介质进行可靠性分析的测试结构及测试方法，具有以下有 益效果：相对于现有技术的晶圆可靠性测试，本发明可以快速有效地检测位于金属化层之下 的多晶硅结构与接触线之间层间电介质的可靠性；同时，本发明的测试结构是与晶圆上受测 试的集成电路器件一同形成的，因此不需要额外的掩膜版；进一步，本发明的测试结构与集 成电路设计相兼容，遵循集成电路中的最小设计准则，且本发明的测试结构与集成电路的器 件尺寸设计要求一致，可以真实反应器件中层间电介质的可靠性；而且，本发明的测试结构 可以形成在晶圆切割道处，不占用形成集成电路器件的芯片的面积。

附图说明

图1显示为本发明对层间电介质进行可靠性分析的测试结构的一种实施例的俯视图。

图2显示为图1沿A-A方向的截面结构示意图。

图3显示为本发明对层间电介质进行可靠性分析的测试结构的一种改进的实施例的俯视 图。

图4显示为图3沿A-A方向的截面结构示意图。

图5显示为图3沿B-B方向的截面结构示意图。

图6显示为本发明对层间电介质进行可靠性分析的测试结构中第一金属条结构和第二金 属条结构为梳齿状条形结构时测试结构的俯视图。

元件标号说明

1     有源区

2     隔离结构

31    栅介质层

32    多晶硅栅极

41    第一接触线结构

42    第二接触线结构

51    第一金属条结构

52    第二金属条结构

6     层间电介质

71    第一垫片

72    第二垫片

具体实施方式

以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭 露的内容轻易地了解本发明的其他优点及功效。

请参阅图1至图6。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以 配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施 的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整， 在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容 得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等 的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或 调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

实施例一

如图1至图2所示，本发明提供一种对层间电介质进行可靠性分析的测试结构，所述测 试结构至少包括：形成于衬底(未图示)上的多晶硅结构及绝缘介质结构、第一接触线结构 41、第一金属条结构51、第二接触线结构42、第二金属条结构52、和层间电介质6。其中， 所述层间电介质6、第一接触线结构41、第二接触线结构42、第一金属条结构51、第二金属 条结构52和多晶硅结构的尺寸均遵循集成电路中的设计准则，且所述第一接触线结构41与 多晶硅结构之间的距离遵循集成电路中的最小设计准则，所述第一金属条结构51和第二金属 条结构52相当于集成电路中的金属化层。所述测试结构对位于所述多晶硅结构与第一接触线 结构41之间的层间电介质6的隔离作用进行检测。

需要指出的是，在本实施例一中，以场效应晶体管为例进行说明，具体地，则所述测试 结构还包括形成于衬底上的有源区1，其中，形成于所述有源区1上的多晶硅栅极32为所述 多晶硅结构，对所述有源区1进行隔离的隔离结构2为所述绝缘介质结构，所述有源区1及 多晶硅栅极32之间还形成有栅介质层31，优选的，所述栅介质层31和多晶硅栅极32的侧 面还形成有侧墙结构(未图示)。此时，本实施例一中的测试结构对位于所述多晶硅栅极32 与第一接触线结构41之间的层间电介质6的隔离作用进行检测。

需要说明的是，由于测试结构并不是打算用于在芯片的实际工作中运行的，其存在仅仅 是为了使得能够施加电压以对预计会发生的不期望的层间电介质击穿情况进行评估，从而进 行层间电介质的可靠性测试。因此，本发明的测试结构中的组件在材料、形成的工艺条件等 方面均和受测试的集成电路器件的各该组件一致；且本发明的测试结构是与晶圆上受测试的 集成电路器件一同形成，不需要额外的掩膜版；同时，本发明的测试结构可以位于晶圆切割 道处，并不占用形成集成电路器件的芯片面积。

如图2所示，在本实施例一中，所述隔离结构2为浅沟道隔离(STI)，但并不局限于此， 在另一实施例中，所述隔离结构还可以为绝缘介质隔离。

如图1及图2所示，在本实施例一中，所述层间电介质6覆盖于所述有源区1、隔离结 构2及多晶硅栅极32上，且所述层间电介质6形成有所述第一接触线结构41、第二接触线 结构42、第一金属条结构51及第二金属条结构52，其中，所述层间电介质6至少使所述多 晶硅栅极32和第一接触线结构41之间、所述第一接触线结构41和第二接触线结构42之间、 及第一金属条结构51和第二金属条结构52之间形成隔离。

如图1及图2所示，在本实施例一中，所述第一接触线结构41的一端连接于所述隔离结 构3，所述第一接触线结构41的另一端连接于所述第一金属条结构51，且所述第一金属条结 构51用于连接偏置电压。优选的，所述第一金属条结构一端连接有第一垫片(未图示)，此 时，所述第一垫片用于连接偏置电压。所述第一金属条结构51的材料为铝，所述第一接触线 结构41的材料铜，但并不局限于此，在另一实施例中，所述第一接触线结构41的材料还可 以为铝。

需要指出的是，所述第一接触线结构41包括至少两条第一接触线，且各该第一接触线之 间形成有用于隔离的层间电介质6；为了保证所述至少两条第一接触线与隔离结构2连接的 需要，所述隔离结构2在横向上的宽度大于所述的至少两条第一接触线在所述层间电介质6 中横向排列的宽度。具体地，在本实施例一中，所述第一接触线结构41包括两条第一接触线， 则所述隔离结构2在横向上的宽度大于所述的两条第一接触线在所述层间电介质6中横向排 列的宽度，其中，所述两条第一接触线在所述层间电介质6中横向排列的宽度也包括位于两 条第一接触线之间的层间电介质6的宽度，优选的，如图2所示，在本实施例一中，所述测 试结构的隔离结构2宽度为集成电路器件中的隔离结构的2～3倍，以利于多条所述第一接触 线的实施。

如图1及图2所示，所述第二接触线结构42一端连接于所述多晶硅栅极32，所述第二 接触线结构42的另一端连接于所述第二金属条结构52，且所述第二金属条结构52用于连接 偏置电压。优选的，所述第二金属条结构一端连接有第二垫片(未图示)，此时，所述第二垫 片用于连接偏置电压。所述第二金属条结构52的材料为铝，所述第二接触线结构42的材料 为铜，但并不局限于此，在另一实施例中，所述第二接触线结构42的材料还可以为铝。

需要指出的是，所述第二接触线结构42包括至少两条第二接触线，且各该第二接触线之 间形成有用于隔离的层间电介质6；为了保证所述至少两条第二接触线与多晶硅栅极32连接 的需要，所述多晶硅栅极32在横向上的宽度大于所述的至少两条第二接触线在所述层间电介 质6中横向排列的宽度。具体地，在本实施例一中，所述第二接触线结构42包括两条第一接 触线，则所述多晶硅栅极32在横向上的宽度大于所述两条第二接触线在所述层间电介质6中 横向排列的宽度，其中，所述两条第二接触线在所述层间电介质6中横向排列的宽度也包括 位于两条第二接触线之间的层间电介质6的宽度，优选的，如图2所示，在本实施例一中， 所述测试结构的多晶硅栅极32宽度为集成电路器件中的多晶硅栅极的2～3倍，以利于多条所 述第二接触线的实施。

图1和图2显示的测试结构可以快速有效地检测多晶硅栅极32与第一接触线结构41之 间层间电介质6(如图2中椭圆虚线框所示)的可靠性，即相当于检测集成电路中位于金属 化层之下的多晶硅结构与接触线之间层间电介质的可靠性。为了使本发明的测试结构用于层 间电介质的可靠性测试能够符合真实的半导体器件工作所需的条件，本发明还存在以下改进。

如图3至图5所示，在改进的本实施例中，所述第一金属条结构51和第二金属条结构 52均为直线状条形结构，二者相互交叉形成互不接触的指叉式结构，即所述第一金属条结构 51与第二金属条结构52分别两两相邻、互相交错，形成手指交错叉拢的形状。

但并不局限于此，在另一实施例中，如图6所示，所述第一金属条结构51和第二金属条 结构52还可以均为梳齿状条形结构，二者相互交叉形成互不接触的指叉式结构，进一步，当 测试结构还包括第一垫片71和第二垫片72且同时位于切割道时，所述梳齿状的第一金属条 结构51和第一垫片71、以及第二金属条结构52和第二垫片72在横向上的宽度需要分别小 于切割道的宽度。

如图3至图5所示，所述第一金属条结构51包括至少两条第一金属条，所述测试结构还 包括连接所述第一金属条结构51一端的第一垫片71，此时，所述第一垫片71用于连接偏置 电压从而为所述第一金属条结构51提供该偏置电压，其中，为了保证所述至少两条第一金属 条与第一垫片71连接的需要，所述第一垫片71在横向上的宽度大于所述的至少两条第一金 属条在所述层间电介质中6横向排列的宽度，同时，由于本改进的实施例的测试结构又可以 位于晶圆切割道处，当测试结构位于切割道时，则所述第一垫片71在横向上的宽度小于所述 切割道的宽度。

如图3至图5所示，所述第二金属条结构52包括至少两条第二金属条，所述测试结构还 包括连接所述第二金属条结构52一端的第一垫片72，此时，所述第二垫片72用于连接偏置 电压从而为所述第二金属条结构52提供该偏置电压，其中，为了保证所述至少两条第二金属 条与第二垫片72连接的需要，所述第二垫片72在横向上的宽度大于所述的至少两条第二金 属条在所述层间电介质中6横向排列的宽度，同时，由于本改进的实施例的测试结构又可以 位于晶圆切割道处，当测试结构位于切割道时，则所述第二垫片72在横向上的宽度小于所述 切割道的宽度。

需要特殊说明的是，如图5所示，所述第二接触线结构42还包括第二接触线阵列的情况。

图3至图5显示的测试结构可以快速有效地检测多晶硅栅极32与第一接触线结构41之 间层间电介质6(如图4中椭圆虚线框所示)的可靠性，即相当于检测集成电路中位于金属 化层之下的多晶硅结构与接触线之间层间电介质的可靠性。

本发明的对层间电介质进行可靠性分析的测试结构，可以快速有效地检测位于金属化层 之下的多晶硅结构与接触线之间层间电介质的可靠性；同时，本发明的测试结构是与晶圆上 受测试的集成电路器件一同形成的，因此不需要额外的掩膜版；进一步，本发明的测试结构 与集成电路设计相兼容，遵循集成电路中的最小设计准则，且本发明的测试结构与集成电路 的器件尺寸设计要求一致，可以真实反应器件中层间电介质的可靠性；而且，本发明的测试 结构形成在晶圆切割道处，不占用形成集成电路器件的芯片的面积。

实施例二

本发明还提供一种对层间电介质进行可靠性分析的测试方法，所述测试方法至少包括以 下步骤：

1)提供一测试结构，所述测试结构包括：形成于衬底上的多晶硅结构及绝缘介质结构、一端 连接于所述绝缘介质结构的第一接触线结构41，与所述第一接触线结构41另一端相连接 的第一金属条结构51、一端连接于所述多晶硅结构的第二接触线结构42，与所述第二接 触线结构42另一端相连接的第二金属条结构52、覆盖于所述形成有多晶硅结构及绝缘介 质结构的衬底上且形成有所述第一接触线结构41、第二接触线结构42、第一金属条结构 51及第二金属条结构52的层间电介质6；

2)向所述第一金属条结构51和第二金属条结构52施加偏置电压，并检测所述第一金属条结 构51和第二金属条结构52的读出值，从而对位于所述多晶硅结构及第一接触线结构41 之间的层间电介质6的隔离的可靠性进行检测。

需要说明的是，在本实施例二的测试方法中提供的测试结构与实施例一所描述的一致， 即也是以场效应晶体管为例进行说明本发明的测试方法，其中，所述测试结构的具体描述请 参阅实施例一，在此不再一一赘述。

对于层间电介质的可靠性的检测可应用升压法(Vramp methodology)和基于时间的介电质 击穿电压(Time Dependent Dielectric Breakdown，TDDB)方法。

所述升压法是对层间电介质两端(即所述第一金属条结构和第二金属条结构)施加以恒 定步骤升高的电压，同时不断检测出电流读出值，当电压升高到一定程度，层间电介质被击 穿，然后根据此过程中记录的相应读出值数据，对受测试的层间电介质的可靠性进行评估。 这种检测结果通常还可以反映出材料中的缺陷数量。

所述基于时间的介电质击穿电压(TDDB)是当所述测试结构处于环境温度范围是80～150 ℃时，对所述测试结构(即对所述第一金属条结构和第二金属条结构)上加一个恒定的高电 压，同时不断检测出电流读出值。在经过一段时间之后，如果侦测到的介质层漏电(电流读 出值)超过某个既定值时，则认为该介质层已经失效，记录下该时间点，它既为此个测试样 品的失效时间(Time to Failure，TTF)，基于大量样品的失效时间TTF值，可以通过模型计算 得到受测试结构对应的介质层在一般工作条件下的实际使用寿命(lifetime)，从而对受测试的 层间电介质的可靠性进行评估。

综上所述，本发明的对层间电介质进行可靠性分析的测试结构及测试方法，具有以下有 益效果：相对于现有技术的晶圆可靠性测试，本发明可以快速有效地检测位于金属化层之下 的多晶硅结构与接触线之间层间电介质的可靠性；同时，本发明的测试结构是与晶圆上受测 试的集成电路器件一同形成的，因此不需要额外的掩膜版；进一步，本发明的测试结构与集 成电路设计相兼容，遵循集成电路中的最小设计准则，且本发明的测试结构与集成电路的器 件尺寸设计要求一致，可以真实反应器件中层间电介质的可靠性；而且，本发明的测试结构 可以形成在晶圆切割道处，不占用形成集成电路器件的芯片的面积。所以，本发明有效克服 了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技 术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡 所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等 效修饰或改变，仍应由本发明的权利要求所涵盖。