一种乘法器的重构运算方法及可重构乘法器

技术领域

本发明涉及数字电路中的乘法器，更具体地说，本发明涉及一种乘法器的重构运算方法及可重构乘法器

背景技术

乘法器是现代高性能微处理器和数字信号处理器DSP的通用功能部件。但是一般的乘法器部件只能完成一种乘法功能，如32位乘法器只能完成两个32位操作数的乘法运算，16位乘法器则只能完成两个16位操作数的乘法运算，8位乘法器则只能完成两个8位操作数的乘法运算。

发明内容

本发明的目的是克服现有技术的不足，使得一个乘法器可以进行不同位数的乘法，并且可同时进行多个乘法运算，从而提出一种乘法器的重构运算方法及可重构乘法器。

本发明的技术方案为：

一种乘法器的重构运算方法，包括以下步骤：

(1)指令寄存器读取乘法指令；所述乘法指令包括操作数，所述操作数包括2^N位的被乘数部分和2^N位的乘数部分；所述乘法指令还包括一个表明乘法运算个数2^M的重构码，其中0≤M≤N；相应地，被乘数部分分为2^M个2^N-M位的被乘数，乘数部分分为2^M个2^N-M位的乘数；

(2)指令寄存器分别发送操作数中的被乘数部分和乘数部分到被乘数寄存器和乘数寄存器；

(3)由部分积暂存器分别对2^M个乘法按照booth算法进行逻辑运算获得2^M个乘法运算的部分积，并储存在部分积暂存器中；其中，所述的部分积暂存器为2^N行2^N+1列的位阵列，部分积暂存器根据重构码分为2^M行2^M列的块阵列，每个块阵列都为2^N-M行2^N-M+1列的位阵列；第i个乘法运算的部分积存储于部分积暂存器的第i行第i列块阵列中，其中，1≤i≤2^M；

(4)部分积累加器将所述部分积累加器中的结果进行累加运算，之后将累加结果发送到结果校正器中；

(5)结果校正器根据重构码对累加结果进行修正，修正方法为：对累加结果的第2^N-M+1×j位分别与1作异或运算，修正后结果中的第[2^N-M+1×(j-1)+1]～(2^N-M+1×j)位为第j个乘法运算的结果，其中1≤j≤2^M。

一种可重构乘法器，该乘法器包括：

指令寄存器，用于读取并存储乘法指令，所述乘法指令包括操作数和一个表明乘法运算个数的重构码；

被乘数寄存器和乘数寄存器，其输入端与指令寄存器的数据输出端连接，用于接收并积存操作数；

部分积暂存器，其数据输入端与被乘数寄存器和乘数寄存器的输出端连接，用于存储乘法运算过程中的部分积；

部分积累计器，其数据输入端与部分积暂存器的数据输出端连接，用于累加部分积暂存器中存储的部分积；

其特征在于：

所述部分积暂存器还包括与指令寄存器连接的第一控制端1，用于接收指令中的重构码，并根据重构码控制一个或多个乘法运算的部分积在部分积暂存器内的存放位置；

还包括一结果校正器，用于修正累加结果；所述结果校正器的数据输入端与部分积累加器的数据输出端连接，用于接收累加结果；

所述结果校正器还包括与指令寄存器连接的第二控制端2，用于接收重构码，并根据重构码控制累加结果中的需修正位。

依据本发明的技术方案设计的乘法器，不仅可以提供一般乘法器的功能，还可以提供多路乘法的并行性支持。例如，在基于单指令流多数据流SIMD的微处理器中，如果数据流短向量长度为128位，那么可以利用本发明的可重构乘法器进行两个128位向量的乘累加运算，还可以根据功能要求将向量乘法器重构成4个32位乘法器或者8个16位乘法器或者32个8位乘法器。该乘法器可以用于通用微处理器或者数字信号处理器中的乘法器或者乘累加器。

附图说明

图1是本发明可重构乘法器的结构示意图；

图面说明

第一控制端1        第二控制端2