存储器单元、存储器单元构造及存储器单元编程方法

技术领域

涉及存储器单元、存储器单元构造及存储器单元编程方法。

背景技术

非易失性存储器广泛用于例如数码相机及个人音频播放器等便携式装置中。可获得许多不同类型的非易失性存储器，每一类型的存储器使用一不同基本技术。快闪存储器及磁盘存储器是非易失性存储器的两个实例。某一非易失性存储器可为笨重且可耗用不合意的功率量。需要延长使用非易失性存储器的便携式装置的电池使用寿命且减小此类装置的大小。因此，需要占用小面积且耗用小功率量的非易失性存储器。

附图说明

图1为根据一实施例的构造的一部分的图解横截面图。

图2为根据一实施例的构造的一部分的图解横截面图。

图3显示图解说明根据一实施例的二极管的三个不同偏压条件的三个带隙图。

图4为根据一实施例的存储器元件阵列的示意性电路图。

图5为根据一实施例的半导体构造的一部分的图解横截面图。图5还显示所述横截面的组件中的一些组件的示意性电路图。

图6为根据一实施例的半导体构造的一部分的图解横截面图。图6还显示所述横截面的组件中的一些组件的示意性电路图。

具体实施方式

在一些实施例中，交叉点存储器单元经形成以包含二极管。所述二极管可经配置以使电流能够传递到所述存储器单元的一部分或从所述存储器单元的一部分传递，同时也减轻且可能地防止邻近装置之间的串扰。所述二极管可含有经堆叠的薄电介质膜，其中所述电介质膜经带结构设计以实现针对特定存储器单元的经修整二极管性质。

利用用于二极管的经堆叠电介质材料而不利用常规基于硅的n-p结二极管可为有利的。常规基于硅的结二极管可相对于带隙、Shockley-Read-Hall(SRH)产生及重组速率、有效掺杂浓度、注入速度、载流子寿命及击穿强度(或其它高场性质，例如离子化速率等)而受限。

交叉点存储器单元可布置成垂直堆叠。存储器单元的堆叠可大致减少归因于个别存储器单元的占用面积耗用。举例来说，如果将两个4F²的存储器单元堆叠使得一者位于另一者正上方，那么每一存储器单元所耗用的半导体占用面积量有效地减半使得个别存储器单元实质上仅耗用2F²的半导体占用面积。有效占用面积耗用的减少与经垂直堆叠的存储器单元的数目成比例地增加。因此，可通过垂直堆叠存储器单元阵列的存储器单元中的至少一些存储器单元来实现集成的显著进步。

经堆叠的存储器单元可用作非易失性存储器且可对应于单级单元(SLC)或多级单元(MLC)。此非易失性存储器可并入到NAND存储器阵列中。在其中形成经多重堆叠的多级单元(MS-MLC)的实施例中，存储器可证明为尤其低成本、高性能且高密度。可通过多层级互连件路由经堆叠的单元。

在一些实施例中，利用低温沉积过程且借助甚少(如果有的话)高温掺杂剂活化步骤在硅衬底上方实施存储器单元的制作。避免高温处理可减轻对集成电路装置的热致损坏。此外，有希望用作交叉点存储器单元中的存储器元件的材料中的许多材料(举例来说，Ge₂Se₂Te₅及其它硫族化物、各种金属氧化物等)缺乏高温稳定性。

参考图1到14描述实例性实施例。

参考图1，其图解说明二极管构造的片段2。所述片段包括基底12及位于基底12上方的二极管26。

基底12可包括半导体材料，且在一些实施例中可包括单晶硅、基本上由单晶硅组成或由单晶硅组成。所述基底可称作半导体衬底。术语“半导电衬底”、“半导体构造”及“半导体衬底”意指包括半导电材料的任一构造，所述半导电材料包含(但并不限于)：块体半导电材料，例如半导电晶片(单独地或在包括其它材料的组合件中)；及半导电材料层(单独地或在包括其它材料的组合件中)。术语“衬底”指代任一支撑结构，包含(但并不限于)上文所描述的半导电衬底。

虽然将基底12显示为同质的，但在一些实施例中其可包括众多层。举例来说，基底12可对应于含有与集成电路制作相关联的一个或一个以上层的半导体衬底。在所述实施例中，所述层可对应于金属互连件层、势垒层、扩散层、绝缘体层等中的一者或一者以上。在一些实施例中，所述基底的最上区域可包括电绝缘材料使得二极管26的导电层直接抵靠在此绝缘材料上。在一些实施例中，基底12可包括绝缘体上半导体(SOI)构造。

二极管26包括导电材料22及32以及绝缘材料34。在一些实施例中，导电材料22及32可称作导电二极管材料(或换句话说，称作二极管电极)。导电材料22及32可包括任一适合组合物或组合物的组合，且可(举例来说)包括以下各项中的一者或一者以上、基本上由所述一者或一者以上组成或由所述一者或一者以上组成：各种金属(举例来说，钽、铂、钨、铝、铜、金、镍、钛、钼等)、含金属组合物(举例来说，金属氮化物、金属硅化物，例如，硅化钨或硅化钽等)及经导电掺杂的半导体材料(举例来说，经导电掺杂的硅)。在一些实施例中，导电材料22及32可各自具有从大约2纳米到大约20纳米的厚度。

在一些实施例中，材料22可包含铝、钨、钼、铂、镍、钽、铜、钛、硅化钨或硅化钽中的一者且材料32可包含铝、钨、钼、铂、镍、钽、铜、钛、硅化钨或硅化钽中的不同一者。

绝缘材料34可称作二极管电介质材料，且可包括任一适合组合物或组合物的组合。如图1所图解说明，绝缘材料34可与材料22及材料34两者直接物理接触。

在一些实施例中，绝缘材料34包括电绝缘层的堆叠，其中个别层具有针对二极管的特定应用修整的带隙及/或带对准性质。所述层可具有从大约0.7纳米到大约5纳米的个别厚度且可包括选自由以下各项组成的群组的一种或一种以上组合物、基本上由所述一种或一种以上组合物组成或由所述一种或一种以上组合物组成：氮化铝、氧化铝、氧化铪、氧化镁、氧化铌、氮化硅、氧化硅、氧化钽、氧化钛、氧化钇及氧化锆。所述氧化物及氮化物是根据主要组分提及，而非根据特定化学计量提及。因此，硅的氧化物称作氧化硅，其包括二氧化硅的化学计量。

二极管26可经配置以在跨越材料32与材料22施加第一电压(其中材料32处于比材料22高的电位)时使电流从材料32传导到材料22。二极管26还可经配置以在跨越材料32与材料22施加第二电压(其中材料22处于比材料32高的电位)时抑制电流从材料22流动到材料34。因此，第二电压可具有与第一电压的极性相反的极性。在一些实施例中，第一电压可介于大约0.5伏与1.5伏之间且第二电压可介于大约0伏与-15伏之间。因此，二极管26可表征为选择性传导装置，其传导电流的能力取决于所施加的偏压电压。

在一些实施例中，第一电压可具有与第二电压相同的量值。因此，在以一电压给二极管26加正向偏压时，其可允许电流从材料32流动到材料22，但在以相同电压给二极管26加反向偏压时，其可抑制电流从材料22流动到材料32。

材料34的隧穿性质及/或导电材料22及32的载流子注入性质可经修整以将所要性质设计到二极管26中。举例来说，材料22、32及34可经设计使得二极管26在跨越材料32与材料22施加上文所描述的第一电压时允许电子从材料22穿过材料34隧穿到材料32，但在跨越材料32与材料22施加上文所描述的第二电压时抑制电子从材料32隧穿到材料22。

参考图2，其图解说明二极管构造的片段4。在参考图2时，在适当位置处使用与上文在描述图1时所使用的编号类似的编号。片段4描绘二极管26的另一实施例。片段4包含基底12及位于基底12上方的二极管26。

在所示的实施例中，二极管电介质材料34包括三种不同电介质组合物54、56及58的堆叠。可相对于彼此修整所述组合物使得所述组合物之间的带隙及/或导带边缘及/或价带边缘使载流子能够沿一个方向而非沿相反方向隧穿穿过所述组合物。

电介质组合物54、56及58可包括任何适合组合物，且可(举例来说)包括选自由以下各项组成的群组的一种或一种以上组合物：氮化铝、氧化铝、氧化铪、氧化镁、氧化铌、氮化硅、氧化硅、氧化钽、氧化钛、氧化钇及氧化锆。

虽然图2的实例性二极管26具有三种不同电介质组合物(54、56及58)，但在其它实施例中二极管26可包括除三种以外的电介质组合物。具体来说，在一些实施例中，二极管26可包括多于三种的不同电介质组合物，而在其它实施例中，二极管26可包括少于三种的不同电介质组合物。在二极管26中所使用的不同电介质组合物的数目可影响所述二极管对电压作出反应的速度。举例来说，随着不同电介质组合物的数目的增加，以一电压给二极管26加偏压时的时间与电流响应于所述电压而开始流动穿过二极管26时的时间之间的差可减小。然而，随着不同电介质组合物的数目的增加，用于给二极管26加正向偏压的电压的量值也可增加。

可如下制作图2的实施例。最初，可在基底12上方形成材料22。可通过利用光刻处理及一个或一个以上蚀刻来对材料22进行图案化。随后，可在材料22上方形成组合物54。在一些实施例中，可在材料22上沉积组合物54且可使用光刻处理及一个或一个以上蚀刻对其进行图案化。可借助包含(举例来说)原子层沉积(ALD)的任一适合方法沉积组合物54。随后，可使用上文关于组合物54描述的技术中的一者或一者以上在组合物54上方沉积组合物56及58。

在一些实施例中，可选择在形成组合物54、56及58时所使用的方法使得所述方法大致不改变材料22的尺寸或以其它方式致使材料22不可作为二极管26的电极操作。举例来说，在形成组合物54、56及58时所使用的最大温度可低于材料22的熔化温度使得材料22不因组合物54、56及58的形成而改变尺寸或形状。作为另一实例，组合物54、56及58可未经掺杂。因此，在形成组合物54、56及58时可不使用退火。不借助退火形成这些组合物可为有利的，这是因为退火可涉及因在退火期间所使用的高温而不合意地更改材料22的尺寸。

随后，可在组合物58上方形成材料32。可通过利用光刻处理及一个或一个以上蚀刻对材料32进行图案化。材料32可未经掺杂且材料32的形成可不使用高于材料22的熔化温度的温度。

图3显示二极管26在未加偏压条件下(图示60)、在加正向偏压条件下(图示62)及在加反向偏压条件下(图示64)的带隙图。图示60及64显示，在未加偏压条件下及在加反向偏压条件下，来自电介质组合物58、56及54的带阻止载流子在导电材料22与32之间的迁移。相比之下，图62显示，在加正向偏压条件下可发生隧穿使得载流子(具体来说，所示实施例中的电子)可从导电材料22经由量子阱66隧穿到导电材料32。图3中用虚线箭头63以图解法图解说明载流子的流动。应注意，图1及2中所示的二极管针对从导电材料32到导电材料22的电流而定向。此与图3的图解说明从导电材料22到导电材料32的电子流动(换句话说，沿与电流相反的方向)的图示一致。在其它实施例中，可反转组合物54、56及58的布置使得在加正向偏压条件下电子流动是从导电材料32到导电材料22。

图3的带结构可视为经设计的带结构。可通过III/V材料的分子束外延(MBE)生长形成异质结构。在电介质材料中，可通过热处理(例如，对氧化铝的热处理)设计带隙，此对于非易失性存储器单元(例如，“顶势垒”单元及VARIOT快闪单元)是已知的。经带隙设计的结构可采用在半导体中的载流子传输中带边缘不连续的特性，及/或可采用在电介质的电荷存储中带边缘不连续的特性。对于非易失性存储器单元来说，此可实现保持及持久特性的优化。

薄电介质材料层的沉积可形成可在本文中所描述的二极管结构中采用的局部量子阱66。可通过材料选择及/或热处理来设计电介质的导带及价带边缘。可通过修整二极管的顶部及底部处的导电材料的组合物来设计金属区域中的费米能级(Fermi-level)钉扎。沿电介质厚度的势垒高度可确定结构的隧穿特性。

图1及2中所描述的二极管可视为经带隙设计，这是因为材料22、32、54、56及58的组合物经选择使得发生图示62的加正向偏压隧穿。在选择材料22及32时，应考虑功函数。功函数可和用于从金属移除电子的能量的量相关。在图3中，对应于材料22及32的条的高度可表示材料22及32的功函数。如图3中所图解说明，材料22可具有比材料32高的功函数(由较高条表示)。因此，用于从材料22移除电子的能量的量可比用于从材料32移除电子的能量的量大。将材料22设计为具有比材料32高的功函数可有助于使电子能够自材料22穿过组合物54、56及58隧穿到材料32。

在选择组合物54、56及58时，应考虑势垒高度。势垒高度可和材料的导带与所述材料的价带之间的能量差相关。在图3中，对应于组合物54、56及58的条的高度可表示组合物54、56及58的势垒高度。在一些实施例中，如图3的图示60所图解说明，组合物54、56及58的势垒高度可大于材料22及32的功函数。

对二极管26进行带隙设计可包含选择组合物54、56及58使得组合物54、56及58的势垒高度具有特定关系。举例来说，组合物54、56及58中的每一者可具有不同势垒高度。此外，如图示60中所图解说明，组合物54、56及58可以增加的势垒高度的次序布置于材料22与32之间。因此，组合物54(其最靠近材料22)可具有组合物54、56、58中的最低势垒高度，组合物56可具有大于组合物54的势垒高度，且组合物58可具有大于组合物56的势垒高度。

组合物54、56及58可经选择以具有相对于彼此对准的价带能级。作为实例，如果组合物54、56及58的价带能级大致相同，那么组合物54、56及58的价带能级可为对准的。或者，组合物54、56及58可经选择以具有相对于彼此对准的导带能级。作为实例，如果组合物54、56及58的导带能级大致相同，那么组合物54、56及58的导带能级可为对准的。

组合物54、56及58可经选择使得当给二极管26加正向偏压时在组合物54与组合物56之间的结处及在组合物56与58之间的结处形成量子阱66。如上文所描述，可通过跨越材料32与22施加的电压给二极管26加正向偏压使得材料32处于比材料22高的电位。此外，在加正向偏压条件下，可在二极管的顶部与底部处的导电材料之间形成量子阱(其中所述导电材料为所述二极管的电极)。

量子阱将具有离散能级。一个电极与邻近电介质之间的接触将具有第一费米能级。当提供能量时，状态可提升为第一容许量子能级，其可显著增加载流子隧穿的概率。此可导致电介质中电位势垒的有效降低。

在反向偏压条件(例如，图示64所描绘的条件)下，电位势垒为高且任一量子阱的形成均受到抑制。因此，存在传导电流从一种金属流动到另一金属的低概率--这是因为减少的隧穿，其接近零--如果适当修整电介质厚度。

跨越例如二极管26的结构的隧穿特性指示当费米能级对应于最低容许量子能级时可存在突然接通特性。可在较高温度下存在声子的情况下修改所述结果，但可从此结构产生非线性特性。

隧穿可为非常快速的过程，且可在几飞秒中发生。隧穿也可相对独立于温度。因此，本文中所描述类型的薄膜二极管可能够非常快速地切换，且满足高温可靠性准则。举例来说，可给二极管26加正向偏压且电流可流动穿过二极管26。随后，可给二极管26加反向偏压以便抑制电流流动穿过二极管26。可以此方式在高速率下重复地给加二极管26正向偏压且接着加反向偏压。在一些实施例中，所述速率可超过10Ghz。

适合于经带隙设计的二极管的一些实例性组合物为用于材料22的铝、用于组合物58的氧化铝、用于组合物56的二氧化硅、用于组合物54的氮化硅及用于材料32的钨。另一组实例性组合物为用于材料22的钼、用于组合物58的二氧化硅、用于组合物56的氮化硅、用于组合物54的氧化铪及用于材料32的铂。另一组实例性组合物为用于材料22的铂、用于组合物58的二氧化硅、用于组合物56的氧化铪、用于组合物54的氧化锆及用于材料32的镍。

图4为图解说明存储器单元阵列的一个实施例的示意性电路图。每一存储器单元包含串联连接在位线22与字线24之间的二极管26及存储器元件28。存储器元件28可被配置成两个或两个以上不同电阻状态中的一者。因此，存储器元件28的电阻状态可用于表示一个或一个以上信息位。

为确定图4的存储器单元中的选定单元的电阻状态，可跨越字线24中的选定字线与位线22中的选定位线施加读取电压。作为响应，电流可从选定字线24流动到选定位线22。可测量此电流以确定所述选定存储器单元的存储器元件28的电阻状态。举例来说，如果存储器元件28经配置以被编程为高电阻状态或低电阻状态，那么可测量所述电流以确定所述电流是对应于所述高电阻状态还是所述低电阻状态。

尽管正跨越选定字线与选定位线施加所述读取电压，但可跨越其它(未选)字线与位线施加电压。这些电压可确保对流动穿过选定单元的电流的准确测量且可防止所述读取电压及流动穿过所述选定单元的电流影响所述阵列的其它(未选)存储器单元的电阻状态。

举例来说，可跨越未选存储器单元施加电压使得未选位线处于等于或高于选定字线的电位，借此防止电流流动穿过共享所述选定字线的未选存储器单元的二极管。

在一些实施例中，所述存储器单元可用于以对应于位值“0”的低电阻状态及对应于位值“1”的高电阻状态来存储单个信息位或反之亦然。

在一些实施例中，存储器元件28可配置成四个不同电阻状态中的一者。因此，存储器元件28可表示两个信息位。当然，可能有其中存储器元件28具有多于或少于四个不同电阻状态且因此表示多于或少于两个信息位的其它实施例。

如下文将描述，可反向地更改存储器元件28的电阻状态。举例来说，如果存储器元件28经配置以具有两个不同电阻状态—“A”及“B”中的一者—且存储器元件28当前处于电阻状态“A”中，那么存储器元件28可经更改以处于电阻状态“B”中且随后可再次经更改以处于电阻状态“A”中。在一些实施例中，可重复地改变存储器元件28的电阻状态而大致不影响存储器单元存储一个或一个以上信息位的能力。

参考图5，其图解说明构造的片段6。在参考图5时，在适当位置处使用与上文在描述图1到4时所使用的编号类似的编号。片段6为图4的存储器单元中的一者的构造的一个实施例。片段6包括基底12(上文所描述)及位于基底12上方的存储器单元10。

邻近片段6显示示意性电路图8以图解说明片段6的电组件中的一些组件。电路图8显示，存储器单元10包括字线24、存储器元件28、二极管26及位线22。

构造6中将字线24及位线22显示为包括导电材料。此导电材料可包括任一适合组合物或组合物的组合，包含以下各项中的一者或一者以上：各种金属(举例来说，钽、铂、钨、铝、铜、金等)、含金属组合物(举例来说，金属氮化物、金属硅化物等)及经导电掺杂的半导体材料(举例来说，经导电掺杂的硅)。个别字线及位线可具有从大约2纳米到大约20纳米的厚度。

字线24、存储器元件28及导电材料32一起形成存储器组件52。存储器元件28可包括任一适合组合物或组合物的组合，且可(举例来说)包括容易经历还原-氧化(redox)过程的一种或一种以上磁阻材料、基本上由所述一种或一种以上磁阻材料组成或由所述一种或一种以上磁阻材料组成。在一些实施例中，存储器元件28可包括展示出两个不同稳定化学计量状态的一种或一种以上金属氧化物。

举例来说，存储器元件28可包括氧化铁且可配置成两个不同电阻状态中的一者。在所述两个电阻状态中的第一状态中，存储器元件28可主要包括Fe₃O₄且可包括比Fe₂O₃多的Fe₃O₄。在此电阻状态中，存储器元件28可具有大约5e3欧的相对低的电阻。

在所述两个电阻状态中的第二状态中，存储器元件28可主要包括Fe₂O₃且可包括比Fe₃O₄多的Fe₂O₃。因此，在所述第一电阻状态中，存储器元件28可具有比在所述第二电阻状态中高的氧浓度。在所述第二电阻状态中，存储器元件28可具有大约1e5欧的相对高的电阻。

当处于所述第一电阻状态中时，存储器元件28可被重新配置成所述第二电阻状态而非所述第一电阻状态。在一些实施例中，可跨越字线24与位线22施加编程电压。所述电压可高达15伏。响应于所述编程电压，编程电流可行进穿过存储器元件28。所述电流可足以在存储器元件28中引起氧化还原反应，借此将存储器元件重新配置成所述第二电阻状态而非所述第一电阻状态。在一些实施例中，所述编程电流可呈具有小于1毫秒的持续时间的电流脉冲的形式。

在已中断所述编程电流及/或所述编程电压之后，存储器元件28可保持处于所述第二电阻状态中。在一些实施例中，存储器元件28可掺杂有一定数量的金属原子，例如高达每立方厘米1e15个原子。与在存储器元件28未经掺杂的情况下存储器单元将保持特定电阻状态的时间量相比，所述金属原子可通过防止发生将更改存储器元件28的电阻状态的氧化还原反应而增加存储器元件28的磁阻材料保持所述特定电阻状态的时间量。在一些实施例中，所述金属原子可为铜离子及/或锌离子。

一旦已将存储器元件28重新配置成所述第二电阻状态，就可将存储器元件28重新配置成所述第一电阻状态。在一些实施例中，可跨越位线22与字线24施加编程电压使得位线22处于比字线24高的电位。由于所述电压，跨越存储器元件28可存在电场。所述电场可具有足以在存储器元件28中引起氧化还原反应的强度使得将存储器元件28重新配置成所述第一电阻状态。在一些实施例中，所述编程电压可高达15伏且可在10伏与15伏之间。在一些实施例中，几乎无电流可由于所述电压而流动穿过存储器元件28，这是因为二极管26可被加反向偏压且可抑制电流从位线22流动到字线24。

在一些实施例中，可因所述编程电流所引起的氧化还原反应而穿过存储器元件28形成一个或一个以上导电桥。可通过跨越位线22与字线24施加的编程电压来切断所述一个或一个以上导电桥使得位线22处于比字线24高的电位。在一些实施例中，多个稍微不同的电压电平可分别切断多个导电桥。

或者，在一些实施例中，可通过从材料32穿过材料40流动到材料38中的编程电流来切断所述一个或一个以上导电桥。

导电材料32、绝缘材料34(包括如上文关于图2描述的电介质组合物54、56及58)及位线22一起形成二极管26，如上文关于图1到3详细描述。导电材料32由存储器组件35与二极管26重叠而成。在一些实施例中，导电材料32可称作导电二极管材料(或换句话说，称作二极管电极)，即使材料32也是存储器组件52的一部分。

如上文关于图3所描述，二极管26可经配置以使电子能够隧穿穿过绝缘材料34。由于此隧穿，经由材料32离开二极管26且进入存储器元件28的电子可具有极高能级。举例来说，所述电子可具有比在二极管26为常规p-n二极管的情况下所述电子将具有的能级高的介于2.0与3.0电子伏特之间的能级。在一些实施例中，所述电子可具有至少3.5到4.0电子伏特的能级。由于所述高能级，所述电子可主要为弹道式。弹道式电子可比非弹道式电子更有效地在存储器元件28中引起氧化还原反应。举例来说，用于对存储器单元10进行编程的编程电压可低于对具有常规p-n二极管的存储器单元的编程，这是因为存储器单元10的二极管26提供具有比常规p-n二极管所提供的非弹道式电子高的能级的弹道式电子。

在示意性电路图8中，显示二极管26位于位线22与存储器元件28之间。在其它实施例中，二极管26可另外地或替代地提供于字线24与存储器元件28之间。

在所示的实施例中，二极管26准许从存储器组件52到位线22的电流，但限制沿相反方向的电流。此可实现从个别存储器元件的读取及到个别存储器元件的写入，同时限制邻近存储器元件之间的串扰。

虽然将二极管26显示为经定向以将电流从存储器组件52引导到位线22，但在其它实施例中可反转二极管26的定向。因此，二极管26可经定向以准许从位线22到存储器组件52的电流，且限制沿相反方向的电流。

在一些实施例中，存储器单元10可并入到包括垂直堆叠的存储器单元及水平布置的存储器单元的阵列中。在一些实施例中，除存储器单元10以外，字线24还可为多个存储器单元(例如，如图4中所图解说明的一列存储器单元)的一部分且可大致正交于位线22延伸。除存储器单元10以外，位线22还可为多个存储器单元(例如，如图4中所图解说明的一行存储器单元)的一部分。术语“大致正交”意指位线与字线彼此正交的程度比不正交大，其可包含(但并不限于)其中字线与位线为彼此恰好完全正交的实施例。

可如下制作图4及5的实施例。最初，可在半导体基底(或衬底)12上方形成位线22。可利用光刻处理及一个或一个以上蚀刻对位线22进行图案化以将位线材料图案化成多条线。

随后，在所述位线上方形成二极管电介质材料34的第一层级(其可为多种电介质组合物的堆叠，例如，如上文关于图1到3所论述)。可跨越所述位线及所述位线之间的空间沉积二极管电介质材料34，且接着利用光刻处理及一个或一个以上蚀刻对其进行图案化以形成图5中所示的配置。在一些实施例中，二极管电介质材料34仅位于字线与位线的交叉点处。在一些实施例中，二极管电介质材料可留在位线之间而非经图案化以仅位于字线与位线的交叉点处。可借助包含(举例来说)ALD的任一适合方法沉积二极管电介质材料34。

接着，在二极管电介质材料34上方形成导电二极管材料32的第一层级(即，二极管电极)。可通过沉积导电材料32且接着借助以光刻方式图案化的掩模及一个或一个以上蚀刻对其进行图案化来将所述导电材料形成为图5中所示的配置。

接着，在导电材料32上方形成存储器元件28。可通过跨越位线与所述位线之间的空间沉积存储器元件材料且接着利用光刻处理及一个或一个以上蚀刻对所述存储器元件材料进行图案化以形成所示配置(其中所述存储器元件材料仅位于字线与位线的交叉点处)来形成所述存储器元件。在一些实施例中，所述存储器元件材料可留在位线之间而非经图案化以仅位于字线与位线的交叉点处。

在所述存储器元件上方形成字线材料的第一层级。可跨越位线与所述位线之间的空间沉积字线材料，且接着利用光刻处理及一个或一个以上蚀刻对其进行图案化以形成所示配置(其中所述位线大致正交于所述字线)。

可使用上文所论述处理的后续反复来形成位线、二极管电介质、导电二极管材料、存储器元件及字线的后续层级，通过钝化材料将所述层级分离以将经垂直堆叠的存储器阵列形成为所要高度。在一些实施例中，所述垂直堆叠可包括至少3个存储器单元、至少10个存储器单元或至少15个存储器单元。

所述经垂直堆叠的存储器单元可彼此相同或可彼此不同。举例来说，用于处于垂直堆叠的一个层级处的存储器单元的二极管材料可在组成上与用于处于垂直堆叠的另一层级处的存储器单元的二极管材料不同；或可与用于处于所述垂直堆叠的另一层级的存储器单元的二极管材料为相同组成。

图5图解说明提供于位线22与存储器组件52之间的二极管26。在其它配置(包含其中存储器单元为如上文所论述的那样堆叠的配置)中，二极管26可提供于存储器组件52与字线24之间。除了可在存储器元件形成之后而非在存储器元件形成之前形成导电二极管材料及二极管电介质材料以外，用于形成所述其它配置的制作过程可与用于形成图5的配置的过程类似。在又一些实施例中，可反转所述存储器单元中的字线与位线的定向(使得字线位于位线下方)且可在字线与存储器元件之间或在位线与存储器元件之间形成二极管。

还可能有存储器元件28的其它配置。

参考图6，其图解说明构造的片段8。在参考图6时，在适当位置处使用与在描述图1到5时所使用的编号类似的编号。图6图解说明存储器元件28的替代实施例。片段8为图4的存储器单元中的一者的构造的一个实施例。片段8包括基底12(上文所描述)及位于基底12上方的存储器单元10。

邻近片段8显示示意性电路图14以图解说明片段8的电组件中的一些组件。电路图14显示，存储器单元10包括字线24、二极管26及位线22，上文已详细描述了其中的每一者。

存储器单元10还包括存储器元件28，在图6中所绘示的实施例中，存储器元件28包括材料38及材料40。材料38可包括例如离子铜或离子银的富离子导电材料、基本上由所述富离子导电材料组成或由所述富离子导电材料组成。在一些实施例中，材料38可由例如碲或硒的反应性离子来嵌入及活化。因此，在一些实施例中，材料38可包括Cu-Te、Cu-Se、Ag-Te或Ag-Se(其根据主要组分而非根据特定化学计量提及)中的一者或一者以上。

在一些实施例中，材料38可包括经掺杂的硫族化物、基本上由所述经掺杂的硫族化物组成或由所述经掺杂的硫族化物组成且所述经掺杂的硫族化物可为玻璃。举例来说，材料38可包括锗、硒、碲或银中的一者或一者以上。可以每立方厘米1.0e16到5.0e17个原子的浓度用锗、硒、碲或银对材料38进行掺杂。

材料40可为例如金属氧化物的薄氧化物材料。在一些实施例中，材料40可具有小于25埃的厚度。材料40可与材料38及材料32直接物理接触。因此，材料40可在材料38与材料32之间强加小于25埃的间隔。

可将存储器元件28配置成两个或两个以上不同电阻状态中的一者。在一些实施例中，可将存储器元件28配置成两个不同电阻状态中的一者。在所述两个电阻状态中的第一状态中，存储器元件28可具有相对高的电阻(例如，在约1兆欧与100兆欧之间)。在所述两个电阻状态中的第二状态中，存储器元件28可具有相对低的电阻(例如，在约6.5千欧与10千欧之间)。

当处于所述第一电阻状态中时，存储器元件28可被重新配置成所述第二电阻状态而非所述第一电阻状态。在一些实施例中，可跨越字线24与位线22施加编程电压。所述电压可高达15伏。响应于所述编程电压，编程电流可行进穿过存储器元件28。所述电流可致使来自材料38的离子因所述离子与所述电流的电子之间的动量转移而从材料38被扫掠到材料40中。在一些实施例中，离子从材料38到材料40中的移动可称为电迁移。所述离子可在材料38与材料32之间形成导电桥，所述导电桥可减小存储器元件28的电阻，借此将存储器元件28重新配置成所述两个电阻状态中的第二状态。在一些实施例中，所述编程电流可呈具有长达数毫秒或短至数微秒的持续时间的电流脉冲的形式。

在已中断所述编程电流及/或所述编程电压之后，存储器元件28可保持处于所述第二电阻状态中。

一旦已将存储器元件28重新配置成所述第二电阻状态，就可将存储器元件28重新配置成所述第一电阻状态。在一些实施例中，可跨越位线22与字线24施加编程电压使得位线22处于比字线24高的电位。由于所述电压，跨越存储器元件28可存在电场。所述电场可具有足以切断由所迁移的离子形成的导电桥的强度使得将存储器元件28重新配置成所述第一电阻状态。在一些实施例中，所述编程电压可高达15伏。在一些实施例中，几乎无电流将由于所述电压而流动穿过存储器元件28，因为二极管26可被加反向偏压且可抑制电流从位线22流动到字线24。

在一些实施例中，可存在多个导电桥且可以稍微不同的电压电平切断所述多个导电桥中的每一者。或者，在一些实施例中，可通过从材料32穿过材料40流动到材料38中的编程电流来切断导电桥。

如上文关于图3所描述，二极管26可经配置以使电子能够隧穿穿过绝缘材料34。由于此隧穿，经由材料32离开二极管26且进入材料40的电子可具有极高能级且可为弹道式，如上文关于图5所描述。弹道式电子可比非弹道式电子更有效地致使离子从材料38迁移到材料40中。举例来说，用于对存储器单元10进行编程的编程电压可低于对具有常规p-n二极管的存储器单元的编程，这是因为存储器单元10的二极管26提供具有比常规p-n二极管所提供的非弹道式电子高的能级的弹道式电子。

在示意性电路图14中，显示二极管26位于位线22与存储器元件28之间。在其它实施例中，二极管26可另外地或替代地提供于字线24与存储器元件28之间。

可如下制作图6的实施例。最初，可在半导体基底(或衬底)12上方形成位线22。可利用光刻处理及一个或一个以上蚀刻对位线22进行图案化以将位线材料图案化成多条线。

随后，在所述位线上方形成二极管电介质材料34的第一层级(其可为多种电介质组合物的堆叠，例如，如上文关于图1到3所论述)。可跨越所述位线及所述位线之间的空间沉积二极管电介质材料34，且接着利用光刻处理及一个或一个以上蚀刻对其进行图案化以形成图5中所示的配置。在一些实施例中，二极管电介质材料34仅位于字线与位线的交叉点处。在一些实施例中，二极管电介质材料可留在位线之间而非经图案化以仅位于字线与位线的交叉点处。可借助包含(举例来说)ALD的任一适合方法沉积二极管电介质材料34。

接着，在二极管电介质材料34上方形成导电二极管材料32的第一层级(即，二极管电极)。可通过沉积导电材料32且接着借助以光刻方式图案化的掩模及一个或一个以上蚀刻对其进行图案化来将所述导电材料形成为图5中所示的配置。

接着在导电材料32上方形成存储器元件28。可通过首先在材料32上方沉积材料40且接着在材料40上方沉积材料38来形成存储器元件。可利用光刻处理及一个或一个以上蚀刻对材料38及40进行图案化以形成所示配置(其中存储器元件28仅位于字线与位线的交叉点处)。在一些实施例中，材料38及40可留在位线之间而非经图案化以仅位于字线与位线的交叉点处。

在所述存储器元件上方形成字线材料的第一层级。可跨越位线与所述位线之间的空间沉积字线材料，且接着利用光刻处理及一个或一个以上蚀刻对其进行图案化以形成所示配置(其中所述位线大致正交于所述字线)。

可使用上文所论述处理的后续反复来形成位线、二极管电介质、导电二极管材料、存储器元件及字线的后续层级，通过钝化材料将所述层级分离以将经垂直堆叠的存储器阵列形成为所要高度。在一些实施例中，所述垂直堆叠可包括至少3个存储器单元、至少10个存储器单元或至少15个存储器单元。

所述经垂直堆叠的存储器单元可彼此相同或可彼此不同。举例来说，用于处于垂直堆叠的一个层级处的存储器单元的二极管材料可在组成上与用于处于垂直堆叠的另一层级处的存储器单元的二极管材料不同；或可与用于处于所述垂直堆叠的另一层级的存储器单元的二极管材料为相同组成。

图6图解说明提供于位线22与存储器组件52之间的二极管26。在其它配置(包含其中存储器单元为如上文所论述的那样堆叠的配置)中，二极管26可提供于存储器组件52与字线24之间。除了可在存储器元件形成之后而非在存储器元件形成之前形成导电二极管材料及二极管电介质材料以外，用于形成所述其它配置的制作过程可与用于形成图6的配置的过程类似。在又一些实施例中，可反转所述存储器单元中的字线与位线的定向(使得字线位于位线下方)且可在字线与存储器元件之间或在位线与存储器元件之间形成二极管。